半导体存储器件以及多层芯片半导体器件的制作方法

专利名称：半导体存储器件以及多层芯片半导体器件的制作方法
技术领域：
本发明涉及诸如DDR SDRAM (双倍数据速率同步动态随机存取存储器)之类的 DDR(双倍数据速率)半导体器件。更具体地，本发明涉及半导体存储器件以及多层芯 片半导体器件，如果在与DDR_SDRAM等相同的方式下数据速率相同，则其能够将存储 器芯的数据速率减少到一半或者使外部I/O电路的输入/输出速率高达内部输入/输出速 率的两倍。
背景技术：
存在一种技术，用于如果频率相同则其使芯片的外部I/O电路的数据输入/输 出速率高达将数据写入内部存储器芯(core)以及从内部存储器芯读取数据的数据速率的 两倍。应用该技术的典型半导体存储器是日本专利特开平成9-63沈3、平成11-39871以 及2001-202780号；以及日本专利申请第2007-62296号(以下称为专利文件1)中详细描 述其电路结构以及操作(以突发传输模式的数据读取/写入以及I/O电路工作)的DDR SDRAM0
除DRAM之外，使外部数据速率高于内部数据速率的技术本质上还应用于各种 半导体存储器。为此，该技术简称为DDR，以便从数据速率的观点来说，不会局限于诸 如SDRAM之类的DRAM。应用DDR的半导体存储器称为DDR存储器。相反，没有 应用DDR的普通半导体存储器称为SDR(单倍数据速率)存储器，且除DDR的这种应用 以外的技术简称为SDR。发明内容
DDR是使至今为止由传统SDR获得的数据速率加倍的技术。因为使得到以及 来自外部I/O电路的数据输出以及输入的速率或者频率高达SDR存储器的两倍，所以该 技术很难保证数据波形质量。
为了克服该困难，以上引用的专利文件1公开了一种结构，凭此使得即使通过 控制存储器控制器降低了外部I/O电路的操作频率，DDR操作也是可能的。用这样的方 式，公开的结构的目的在于减弱噪音并且减少功率损耗(power dissipation)。
为了保持I/O同步，DDR存储器需要相位彼此相反的双相位时钟信号以及数据 选通信号。这意味着DDR存储器需要比SDR存储器更多的控制信号。具体地，如果在 外部I/O电路或者控制器的操作频率降低时将控制分成许多阶段以便通过噪声减少来保 证数据波形质量，则所需的控制信号的数目还会增加，如专利文件1所述。该布置还另 外使外部I/O电路的结构复杂化。
同时，如果外部I/O电路充分保证波形质量并且具有进一步提升频率的空间， 则使在来自存储器芯的突发中传输的位宽加倍也是可能的。这样可以使普通SDR存 储器获得的到以及来自外部I/O电路的数据输出以及输入的速率增加到四倍。例如， 在SDRAM领域，存在使外部I/O电路的操作频率以及DDR的突发传输位宽都加倍的DDR2_SDRAM。该DDR2_SDRAM提供高达普通SDR_SDRAM的四倍的数据速率。
然而，到以及来自外部I/O电路的数据输出以及输入的位宽不仅受内部存储器 芯以及外部I/O电路的性能的影响，而且受由布局限制的外部端子(外部连接焊盘(pad)) 的数目的影响。因此，根据现有的DDR技术，将要输出到外部I/O电路的数据必须被从 多个存储器列并行检索的格式转换为串行数据。将要从外部输入的数据也必须被转换为 串行格式。
鉴于以上情况作出本发明，且其中提供保持数据速率与DDR的一样高且允许并 行数据的输入和输出，而典型地不受外部端子数目的约束的半导体存储器。
在执行本发明时并根据其一个实施例，提供了半导体存储器件，包括半导体 基片；在半导体基片上形成的以及被配置为允许数据输入和输出的多个焊盘；以及集成 在半导体基片上的存储器芯块与I/O块；其中，对于存储器芯块的每两条数据线以及两 个数据项输入到以及从其输出的每两个焊盘，I/O块被配置为以确定两个数据项与两个焊 盘中的哪个相对应的方式，基于输入地址信号互补地切换互连数据线以及焊盘的组合， 基于有关组合的信息确定两条数据线之一对于其存储器地址进行存取，由此有效地以两 倍的最大存取速率将数据项输入到多个焊盘以及从多个焊盘输出。
优选地，对于存储器芯块的每两条数据线以及对于每两个焊盘，I/O块可具有被 配置为根据一个给定地址将从存储器芯块读取的两个输出数据项分配到两个焊盘以及与 另一给定地址相一致地切换数据项输出到的焊盘的选择电路，选择电路还被配置为根据 一个给定地址将来自两个焊盘的两个输入数据项分配到两条数据线以及与另一给定地址 相一致地切换数据项输出到的数据线。
优选地，本发明的半导体存储器件还包括设置在半导体基片的元件形成侧上的 用于测试目的的多个焊盘。在该结构中，本发明的半导体存储器件优选地还可包括被配 置为输出测试结果到半导体基片的集成电路的数据压缩电路，其中用于测试目的的焊盘 的尺寸等于或者大于、且在数目上少于用于数据输入和输出目的的焊盘。
对于数据写入操作，用以上概述的使用的结构，向用于数据输入和输出的在半 导体基片的一个主要表面上形成的多个焊盘馈送写入数据(输入数据)。还从外部(如果 提供解码器则从内部)供应地址信号。以下是与安装的选择电路布置结合的其基本结构 中的I/O电路如何操作的说明性解释。
对于数据读取操作，选择电路响应于一个给定地址将从存储器芯块读取的两个 输出数据项分配给上述两个焊盘。当输入另一地址时，与输入地址相一致地，选择电路 切换数据项输出到的焊盘。这些是读取操作时的基本I/O控制操作。
为了到达给定的不同地址，I/O电路识别检索数据项输出到的焊盘以及在其上检 索数据项所的数据线。这使得I/O电路能够将输出到两个数据焊盘的两个数据项区别为 与不同存储器地址相对应的不同读取数据。
I/O电路的基本结构可以两条数据线以及两个焊盘的间隔循环配备。在另一实 施例中，I/O电路的基本结构可以四条数据线，即，两条输入数据线以及两条输出数据线 的间隔循环提供。在又一实施例中，I/O电路的基本结构可以四个焊盘，即，两个输入 焊盘以及两个输出焊盘的间隔循环设置。然而，应该注意，在操作中的任一时间，同时 使用两条输入数据线或者两条输出数据线，以及两个输入焊盘或者两个输出焊盘。
在数据读取操作中，两个数据项可在给定一个地址的时间与给定下一地址的时 间之间(即，在存取时段期间)输出。于是有效地以两倍的最大存取速率从器件输出数 据项。最大存取速率指的是以数据粒度为单位以最短周期执行连续存取的最高速率，数 据粒度被定义为能够通过寻址控制的最窄数据宽度。
以上概述的工作属于数据读取操作。在数据写入操作中，相反地，在诸如选 择电路之类的基本结构的控制下数据项输出到相关数据线的方向与数据读取操作中的不 同。在数据写入操作中诸如选择之类的基本工作与数据读取操作中的相同。
在数据写入操作中，I/O电路也识别数据项输入到的焊盘以及为每个不同地址输 入数据项分配到的数据线。对于写入操作，这使得I/O电路能够将馈送到两个焊盘的数 据项区别为已经发送到存储器芯块的不同列(单元列)。I/O电路还可以识别数据项与列 之间的对应关系。而且，在写入到存储器芯块之前，以两倍的最大存取速率从器件外部 输入数据项。
通常在半导体基片的元件形成侧上提供测试焊盘，以应付使测试探头与焊盘接 触的需要。或者，测试焊盘可在后侧上配备(如稍后将作为变型论述的)。当在元件形 成侧上提供测试探头时，测试焊盘通常位于没有形成半导体基片的元件的周边，以便接 触压力不会损坏下层。这意味着测试焊盘的最大数目受芯片尺寸的约束。通常，该设置 (setup)中的测试焊盘的尺寸大于而数目少于用于数据输入和输出的焊盘。虽然有时使得 测试焊盘的尺寸等于数据输入/输出焊盘，但是这样的情况相对较少。
用于数据输入和输出的焊盘可以位于芯片的一个主要表面上的任何位置，典型 地使用在最高层上的金属布线。这意味着在它们的布局中，数据输入/输出焊盘具有高 自由度以及被以相对大的数目配备。当本发明应用于包含普通设置的两倍或者四倍多的 用于数据输入和输出的焊盘的设置时，这点是有利的。测试焊盘数目的减少能够由数据 压缩电路的适当操作补偿，由此可以测试包括在存储器芯块内的所有存储器单元。
根据本发明的另一实施例，提供了多层芯片半导体器件，包括包含控制块的 第一半导体基片以及包含存储器块的第二半导体基片，第一和第二半导体基片电互连以 形成分层基片结构。第二半导体基片与以上概述的根据本发明实施例的半导体器件的半 导体基片相对应。如本发明的半导体器件一样，该实施例的第二半导体基片包括多个用 于数据输入和输出的焊盘，以及相互集成的存储器芯块和I/O块。I/O块的工作与以上 本发明的半导体器件中的其对应物的工作相同。
如以上概述的，本发明提供能够保持与DDR—样高的数据速率并且输入和输出 并行数据而典型地不受外部端子数目约束的半导体存储器以及多层芯片半导体器件。


通过阅读以下说明以及附图，本发明的更多优点将变得明显，其中
图1是说明在作为本发明第一至第五实施例实施的多层芯片半导体器件中，如 何将芯片分层以及如何将焊盘设置在每个芯片上的示意图2A、图2B以及图2C是第一实施例与DDR设置(比较示例1)以及简单地具 有更多焊盘的比较示例2的I/O块结构的并列的示意图3A、图3B、图3C、图3D以及图3E是示出图2A至图2C中指示的三种设置6之间的操作的差别的示意定时图4A、图4B、图4C以及图4D是示出与第一实施例的相比，第二至第四实施例 的I/O块结构的示意图5是第五实施例的详细电路框图；以及
图6是示出典型的数据压缩电路的电路框图。
具体实施方式
现在将参考附图按以下标题，描述每个都说明性地实施为多层芯片半导体器件 的本发明的优选实施例
1.第一实施例(具有两个内部端口以及两个外部端口)；
2.第二实施例(具有四个内部端口以及两个外部端口)；
3.第三实施例(具有两个内部端口以及四个外部端口)；
4.第四实施例(具有四个内部端口以及四个外部端口)；
5.第五实施例(具有两个内部端口以及四个外部端口的更详细的示例)；以及
6.变型。
<1.第一实施例>
[多层芯片结构]
图1是说明在作为第一实施例的多层芯片半导体器件中，如何将芯片分层以及 如何将焊盘设置在每个芯片上的示意图。图1中的多层芯片半导体器件1由半导体存储 器件芯片(以下简称为半导体存储器件幻以及其上层叠(layered)半导体存储器件2的另 一芯片3组成。说明性地，在将要构成系统I^I的情况下，通过在芯片3上层叠半导体 存储器件2来形成半导体器件1，半导体存储器件2包括集成存储器元件的第二半导体基 片2A，芯片3具有集成诸如系统控制器之类的控制块以及逻辑块的第一半导体基片。
在该结构中，在半导体存储器件2的一个主要表面上大量提供多个用于数据输 入和输出的焊盘(以下称为层连接焊盘21)。在半导体存储器件2的前侧(元件形成侧) 的周边上，为了测试目的配备预定数目的测试焊盘22。
以下，连接到芯片3的半导体存储器件2的那一侧可被称为后侧，这是由于该侧 与元件形成侧相对。在稍后将要论述的实施例的一个变型中，层连接焊盘21可以在与元 件形成侧相同的侧上形成。
在图1的示例中，层连接焊盘21尺寸上小于测试焊盘22，以便可将它们密集地 组装(populate)。层连接焊盘21电以及机械地连接到在芯片3的前侧(元件形成侧)上 形成的焊盘31。
说明性地，用于裸芯片安装的这些焊盘(层连接焊盘22以及焊盘31)可以在一 侧上作为凸块(bump)(由焊料构成)、而在另一侧上作为槽脊(land)(与布线层相同)形 成。在图1的示例中，半导体存储器件2的后侧上形成的层连接焊盘21是凸块，而芯片 3的前侧上形成的焊盘31是槽脊。
虽然焊料凸块的形状通常是圆的，如图1的侧视图所示，但是它们也可以是球 凸块。又或者，凸块可以由诸如导电粘接层(即，由压力粘接保持其导电状态的导电颗 粒)的多种连接端子代替。再或者，连接端子可被压力粘接到槽脊(由虚线指示)以确保电连接。 在图1的示例中，为每预定的多个层连接焊盘21提供尺寸相对大的每个测试焊 盘22。在该设置中，因为在测试期间测试焊盘22与探针或者测试管脚接触，所以测试焊 盘22以相对大的间距定位。还有，相应地，焊盘尺寸必须被造得更大。这意味着很多 不能提供与层连接焊盘21 —样多的测试焊盘22。因此测试焊盘22定位在半导体存储器 件2的前侧的周边上。测试焊盘22位于芯片的周边上的原因是周边没有在其中形成的电路元件。如果 诸如晶体管之类的元件在测试焊盘22下的层中形成，则当将探针或者测试管脚压在测试 焊盘22上时，会损坏这些元件。为了避免这种损坏，通常将测试焊盘22的位置限制在 半导体存储器件2的周边。在实施本发明的情况下，需要作为两倍至四倍那么多的层连接焊盘21的DDR方 案通常所要求的外部端子，以便保持相当于该方案的外部数据速率。如果这样多的层连 接焊盘21定位在芯片周边上，则将使得半导体存储器件2的芯片尺寸相应地更大，这不 是所希望的开发。为了避免该瓶颈，图1的设置具有定位在将要在半导体存储器件2上 形成元件的芯片周边内的区域的后侧上的多个用于数据输入和输出的层连接焊盘21。不同于测试焊盘22，层连接焊盘21可以在芯片的主要表面上的任何地方形成。 同时，层连接焊盘21不与探针或者测试管脚接触，以便它们不损坏元件。为此，层连接 焊盘21能够在除了芯片周边之外的区域中形成，以及因此能够安装比与将它们定位在周 边上时更多的层连接焊盘21。并不强制将层连接焊盘21定位在如图1所示的芯片的后侧上。说明性地，在另 一芯片3被安装到安装了存储器的半导体存储器件2的芯片上(用于裸芯片安装)的地 方，由槽脊或者凸块组成的层连接焊盘21定位在与测试焊盘22相同的元件形成侧上。在 该布置中，芯片3的焊盘31位于后侧上。然而，在测试焊盘22定位在芯片周边上以及 层连接焊盘21位于周边内部的方面，该设置也与图1的相同。如上所述构造的半导体器件1的存储器块可以是DRAM、SRAM、非易失性存储 器、或者任意其它类型的存储器。非易失性存储器可以是多种类型。诸如以可充电存储 器晶体管作为其存储器元件的非易失性存储器、以电阻改变元件作为其存储器元件的非 易失性存储器、或者以磁性元件作为其存储器元件的非易失性存储器。在这些情况的任 意一个中，当适当地实施时，本发明以比之前更低的操作频率提供相当于DDR方案的外 部数据速率，如稍后将论述的。[DDR 方案]首先，以下使用SDRAM作为示例，简要解释与本发明相比的DDR方案。 SDRAM是与存储器总线(即，用于外部I/O电路的I/O总线)的操作频率同步地、 其存储器芯块传输数据到外部I/O电路以及从外部I/O电路传输数据的DRAM。在 SDRAM之前的存储器的操作独立于存储器总线的操作频率，且与存储器总线的操作频率 异步。因为在操作中存储器芯块和存储器总线之间断开，所以需要有延迟(即，等待时 间(latency))以为其间的同步作准备。由SDRAM绕过以上瓶颈。SDRAM的存储器芯块与存储器总线的操作频率同步 地写入以及读取数据。更具体地说，当使操作同步的时钟信号从“0”改变为“1”时(在上升沿)，存储器芯块读取或者写入数据。SDRAM具有在减少处理器与存储器芯块之间的延迟的同时使存储器控制器的结构简单化的优点。还有，SDRAM可以采用被称为“2n预取(prefetch) ”的技术，其使每单位时间
存储器芯块的读取/写入速度并行地加倍或者成为四倍；说明性地与I/O块的相比较，相 对地难以增加存储器芯的读取/写入速度。也可采用被称为“双倍转换计时(clocking)”的技术，其通过适当地调节用于数 据传输到外部总线以及从外部总线传输的定时允许每单位时间之前两倍的数据的传输。 按照采用该技术的DDR方案，指定一个地址根据预定规则确定两个地址数据在时钟信 号的上升沿出现的地址，以及数据在时钟信号的下降沿出现的地址。因此一个时钟脉冲 允许传输两个数据位。较早提到的技术“2n预取”使同时检索的两个或者四个数据项被串行传输到外 部数据总线。在这种情况下，必须使I/O块的操作频率(即，外部数据速率)高达存储 器芯块的内部数据速率的两倍或者四倍。这样难以保证数据波形质量。同时，也在以上提到的技术“双倍转换计时”要求相位相互相反的双相位时钟 信号以及数据选通信号。这些信号被添加到现有的控制信号上。这使外部I/O电路的结 构复杂化。该实施例被构造为减少控制信号的数目的任意增大以及最小化增加I/O块的操 作频率所造成的缺点，从而允许并行数据输入和输出，而典型地不受外部端子的数目的 约束。以下是对该实施例的工作以及结构的详细说明。在随后的描述中，该实施例预先 假定采用“2n预取”技术，但是可以或者可以不与“双倍转换计时”技术结合地使用。[本发明的实施概述]以下参考图2A至图3E概述如何实施本发明。图2A、图2B以及图2C是概述 I/O块的结构的示意图；以及图3A至图3E是说明I/O块如何根据定时操作的示意定时 图。如图2A至图2C所示，半导体存储器件具有存储器芯块4、以及插入在存储器芯 块4与外部端子(对应于图1中的层连接焊盘21)之间并且控制数据输入和输出的I/O块 5。I/O块5的外部端子与外部数据总线连接，未示出。在图1的示例中，从半导体存 储器件2的观点来看，芯片3中的总线与“外部数据总线”相对应。图3A示出与控制到以及来自外部数据总线以及存储器芯块的数据输出和输入的 I/O块5同步的时钟信号CLK的波形。时钟CLK说明性地被从芯片3经由层连接焊盘 21之中的专用时钟焊盘而馈送到半导体存储器件2。替代地，时钟CLK可被从外部经由 能够以与测试焊盘22相同的方式线粘接到器件2上的专用时钟焊盘而馈送到半导体存储 器件2。图3B示出与时钟CLK同步的地址ADD的输入示例。在图1的示例中，地址 ADD通常被从芯片3经由层连接焊盘21之中的专用地址焊盘而馈送到半导体存储器件 2。通过图2A中的相关的I/O块结构以及图3C中相对应的数据输入/输出定时两 者说明根据具有2的突发长度的DDR方案的存取示例(比较示例1)。通过图2B中的 相关的I/O块结构以及图3D中相对应的数据输入/输出定时两者说明简单地使外部端子(层连接焊盘21)的数目 加倍以便以相当于DDR方案的数据速率并行输出数据的另一示 例(比较示例2)。与这些比较示例相对，通过图2C中的相关的I/O块结构以及图3E中相对应的 数据输入/输出定时两者说明本发明的第一实施例。以下是通过与图2A以及图2B所示的两个比较示例的结构以及工作进行比较， 关于图2C所示的实施例的I/O块的结构以及操作的特征的说明。图2A至图2C的每一 个都示出I/O块的基本结构。在实际器件中，为每两条数据线循环地配备每个所说明的 基本结构。因为突发长度是2，所以图2A所示的DDR方案的比较示例1包含到和来自两条 不同的数据线的生效(effecting)数据输入和输出。两条数据线中的每个与预定数目的存 储器单元连接。一旦输入行地址(未示出)，就存取预定数目的存储器单元。根据输入 到地址端子502的(列)地址AO或者Al进行列的选择，即，确定对于数据输入或者输 出存取两条数据线中的哪条。在图2A的比较示例1中，I/O块具有给定地址AO或者Al的并行_串行转换块 501。如果给定(列)地址是A0，则并行-串行转换块501将输入或者输出数据DO的一 条数据线与公共地用于输入和输出的外部端子503连接。如果给定(列)地址是Al，则 并行_串行转换块501将输入或者输出数据Dl的另一条数据线与用于输入和输出两者的 外部端子503连接。给定地址Al，在已经切换将要连接的数据线之后执行以上操作。为此，因为响 应于较早给定的地址AO首先输出数据D0，然后输出数据D1，所以外部I/O总线数据组 成串行数据。当稍后给定地址Al时，数据Dl首先被输出到外部I/O总线上，然后串行 地输出数据DO。以上操作在图3C的定时图中示出。定时图指示数据项输入以及沿着表示时间 “t”的横轴输入的顺序。因此，向图左边示出的数据越早，数据输出到总线上越早。应
该注意，关于图3C中的数据以及图2A至图2C中的外部I/O总线数据，数据DO以及数 据Dl依次反转。在图2B的比较示例2中，I/O块的基本结构504不具有并行-串行转换的功能。 通过使用与图1同样的方式定位的层连接焊盘21，比较示例2具有比较示例1的两倍多的 外部端子。在图2B中，用于与数据DO相对应的输入/输出O的层连接焊盘21由附图 标记21A指示。同样地，用于与数据Dl相对应的输入/输出1的层连接焊盘21由附图 标记2IB指示。当给定地址(例如，图2B中的地址AO)时，如上所述构造的比较示例2使得两 条数据线能够输入或者输出相对应的数据DO以及D1。当给定另一地址Al时，同样地 执行该操作。然而，在比较示例2中，层连接焊盘21A的输入/输出O以及层连接焊盘21B的 输入/输出1组成与图3D相同的并置的并行数据。这意味着不能由地址区别数据。也 就是说，以图1所示的层连接焊盘21的形式简单地配备的两倍多的外部端子使得表面上 的数据速率为两倍高，但事实上没有使实际可用数据速率(即，有效数据速率)加倍。与比较示例2相对，图2C所示的该实施例的基本结构具有并入能够根据输入地址信号互补地切换互连数据线以及焊盘的组合的选择电路51_1的I/O块5。I/O块5还 包括I/O控制器50。虽然I/O控制器50本身已经被包括在图2A的DDR设置(即，比 较示例1)中，但是该实施例的I/O控制器50控制选择电路51_1。选择电路51_1可以响应于地址AO将从存储器芯块4的两条数据线读取的两个输出数据项分配到层连接焊盘21A以及21B，并且可以根据另一地址Al切换数据项输出到 的焊盘。还有，选择电路51_1可响应地址AO将来自两个焊盘(21A以及21B)的两个输 入数据项分配到以上的两条数据线，并且可以根据另一地址Al切换数据项输出到的数据 线。以上功能替代地可通过除了能够互补地切换以上两个输入以及两个输出数据项 的选择器(即，选择电路51_1)之外的布置实施。例如，假定存储器芯块4的存储器能够 输出如SRAM情况下的互补数据，以及图2C所示的两条数据线是互补数据线。给定该假 定，一旦输入地址A0，可以使用反相器来从一条数据线的数据生成两个数据项DO以及 Dl ； 一旦输入另一地址Al，可利用另一反相器来使用两个焊盘生成反向逻辑的两个数据 项Dl以及DO。在以上每种情况中，I/O控制器50本身基于响应于地址生成的控制信号而获取 有关经由两个焊盘(21A以及21B)输入或者输出的数据项DO以及Dl与哪条数据线相对 应的信息。I/O控制器50可以通过与利用外部I/O总线数据的外部部分(诸如图1的芯 片3内的控制块)交换相应信息来区别数据。如所述，本发明的I/O块5具有以下的至少两种基本功能(1)基于输入地址信号(AO或者Al)而互补地切换用于存储器芯块4的每两条数 据线以及两个焊盘(21A以及21B)的互连数据线与焊盘的组合的功能；以及(2)确定所包含的数据项与两条数据线的哪条相对应的功能，基于有关由以上功 能(1)提供的组合的信息而确定对于其存储器地址存取两条数据线之一。以上功能(1)也可以说成是互补地切换两个焊盘(21A以及21B)作为与地址AO 相对应的第一数据DO的输入/输出的目的地或者作为与另一地址Al相对应的第二数据 Dl的输入/输出的目的地的功能。该功能应用于同时输入或者输出两个单元数据项的突 发操作。以上两个功能允许第一实施例的半导体存储器件有效地以两倍的最大存取速率 输出数据到多个层连接焊盘21或者从多个层连接焊盘21输入数据。最大存取速率指的 是以数据粒度为单位以最短周期执行连续存取的最高速率，该数据粒度被定义为可以通 过寻址控制的最窄数据宽度。这里为了说明，将根据图3A至图3E着手处理地址AO。在脉冲的上升沿Ua取 地址AO。在下一上升沿Ub，输入或者输出数据DO。然后在相同脉冲的下降沿，输入 或者输出数据D1。因此最小地址内距离(与最大存取速率相对应)是时钟CLK的两个 周期。然而，以上布置并不是限定本发明。或者，当仅在脉冲的上升沿输入或者输出 数据时，即，当没有采用前面提到的技术“双倍转换计时”时，仍然可以应用本发明。 在任何情况下，当适当地实施时本发明可以使得用于数据输入和输出的速率高达DDR方 案的两倍，而不增加I/O块5的频率。
<2.第二实施例>与图4A的第一实施例相比，图4B至图4D示意地示出第二至第四实施例的结 构。在这些结构中，没有示出图2C中存在的I/O控制器50。图4B概述关于第二实施 例的I/O块5的典型结构。在图4B的I/O块5中，选择电路51_2包括两个外部端口(层连接焊盘21A以 及21B)，每个公共地用于数据输入和输出。该布置与图4A的第一实施例中的选择电路 51_1的相同。图4B中的选择电路51_2不同于图4A中的选择电路51_1在于，选择电路51_2具 有与存储器芯块4拥有的输入数据线DLl以及输出数据线DL2相对应的四个内部端口。 更具体地说，选择电路51_2具有分别连接到每个输入数据线DLl的两个内部输入端口， 以及分别连接到每个输出数据线DL2的两个内部输出端口。相比之下，图4A所示的第一实施例的选择电路51_1具有分别连接到公共地用于 数据输入和输出的每个输入/输出数据线DLO的两个内部端口(内部输入/输出端口)。如同第一实施例，第二实施例可有效地以两倍的最大存取速率通过多个层连接 焊盘21输入或者输出数据。替代地，第二实施例可以使数据输入或者输出的速率高达 DDR方案的相当速率的两倍，而不增加I/O块5的频率。第二实施例特别有利于诸如具有单独附加到存储器单元上的输入和输出的双端 口 SRAM之类的设置。因为没有同时使用输入数据线对DLl与输出数据线对DL2，所以 图4B的结构也可应用于其数据线没有单独用于输入和输出的DRAM等。<3.第三实施例>图4C示意性地示出关于第三实施例的I/O块5的典型结构。图4C所示的I/O 块5具有选择电路51_3，其与图4A中的第一实施例的其对应物相同的在于选择电路51_3 具有两个内部端口。这两个内部端口分别连接到两条输入/输出数据线DLO的每个。图4C中的选择电路51_3不同于图4A中的选择电路51_1在于，选择电路51_3 中为了数据输入和输出目的单独配备外部端口。更具体地说，半导体存储器件具有用于 输入目的的两个焊盘(数据输入焊盘21c以及21d)以及用于输出目的的两个焊盘(数据 输出焊盘21e以及21f)。相应地，选择电路51_3具有分别连接到每个数据输入焊盘21c 以及21d的两个外部输入端口。选择电路51_3还具有分别连接到每个数据输出焊盘21e 以及21f的两个外部输出端口。选择电路51_3是互补地切换为了数据输入和输出目的单独配备的、作为根据一 个地址AO的第一数据项的输入/输出的目的地或者作为与另一地址Al相对应的第二数据 项的输入/输出的目的地的焊盘对的电路。第一数据项一旦输入就变成“DO”，而一旦 输出就变成“Q0”。第二数据项一旦输入就变成“D1”，而一旦输出就变成“Q1”。 选择电路51_3的上述功能应用于将两个单元数据项同时输入或者输出的突发操 作。更具体地说，当选择数据输入焊盘21c时，选择数据输出焊盘21e;当选择数据输入 焊盘21d时，选择数据输出焊盘21f。如同第一实施例，第三实施例可有效地以两倍的最大存取速率通过多个层连接 焊盘21输入或者输出数据。替代地，第三实施例可以使数据输入或者输出的速率高达 DDR方案的相当速率的两倍，而不增加I/O块5的频率。
<4.第四实施例>图4D示意性地示出关于第四实施例的I/O块5的典型结构。图4D中的I/O块 5具有选择电路51_4，对于在内部以及外部侧两者上的数据输入和输出目的单独配备其端 口。该布置集成了第二实施例与第三实施例的端口布置。如同第一实施例，第四实施例可有效地以两倍最大存取速率通过多个层连接焊 盘21输入或者输出数据。替代地，第四实施例可使数据输入或者输出的速率高达DDR 方案的相当速率的两倍，而不增加I/O块5的频率。<5.第五实施例> 第五实施例是更详细地示出第三实施例(图4C中)的实施例。图5是示出关于 第五实施例的半导体存储器件2中的I/O块的详细结构的电路图。图5中所示的半导体存储器件2具有由I/O控制器50以及由此控制的组件(即， 虚线围住的部分，以下称为I/O切换块5A)组成的I/O块5。I/O切换块5A具有组成选 择电路51_3的四个选择器SELO至SEL3。两个接收器电路RCVO以及RCVl —方面插 入在选择器SELO以及SELl之间而另一方面插入在内部输入焊盘21c以及21d之间。两 个触发器电路FF2与FF3以及两个输出驱动器电路DRVO与DRVl —方面插入在选择器 SEL2以及SEL3之间而另一方面插入在内部输出焊盘21e以及21f之间。另外在I/O切换块5A中，两个触发器电路FFO与FFl以及两个缓冲器电路BUFO 与BUFl —方面插入在选择器SELO与SELl之间而另一方面插入在存储器芯块4中的输 入/输出数据线DLO之间。I/O切换块5A还包括两个生成器GENd与GENq。生成器 GENd生成用于控制选择器SELO与SELl的第一选择信号Si，而生成器GENq生成用于 控制选择器SEL2与SEL3的第二选择信号S2。选择器SELO的第一和第二输入端分别连接到接收器电路RCVO与RCVl的输出 端。接收器电路RCVO的输入端连接到内部输入焊盘21c，而接收器电路RCVl的输入 端连接到内部输入焊盘21d。第一选择信号Sl可以经由反相器INV输入到选择器SELO的控制输入端；第一 选择信号Sl还可以输入到选择器SELl的控制输入端。第二选择信号S2可以分别输入 到选择器SEL2与SEL3的控制输入端。经由I/O控制器50从层连接焊盘21g与时钟CLK 一起馈送四个触发器电路FFO 至FF3的时钟输入。I/O控制器50是一种层连接焊盘21 (在图1中)。照此，I/O控制 器50可准许来自内部焊盘21g、21h以及21j的时钟CLK、命令CMD以及地址ADD用 于正常操作。I/O控制器50也是一种用于测试的测试焊盘22。照此，I/O控制器50可 以准许来自外部焊盘22a、22b、22c以及22d的测试时钟TCLK、测试命令TCMD以及测 试地址TADD。I/O控制器50具有将输入地址ADD分离(或者解码)成作为馈送到I/O切换块 5A的信号的输入地址IADD以及输出地址OADD的性能。输入地址IADD被发送给生 成器GENd而输出地址OADD被转送到生成器GENq。I/O控制器50发送输入控制A信号(ICA)到接收器电路RCVO以及RCV1，且 发送输出控制A信号(OCA)到输出驱动器电路DRVO以及DRV1。还有，I/O控制器50 馈送输入控制B信号(ICB)到生成器GENd，且馈送输入控制C信号(ICC)到缓冲器电路BUFO以及BUF1。另外，I/O控制器50提供输出控制B信号给生成器GENq。响应 于命令CMD生成并且输出这些控制信号。上述结构按以下操作在晶片测试时间，将测试时钟TCLK、测试命令TCMD 以及测试地址TADD从测试焊盘22a至22d输入到I/O控制器50。测试数据TDQO在一 方面公共地用于输入和输出的测试焊盘22a和另一方面的外部测试器之间交换以便执行测 试。此时将要输入的测试数据包括期望值数据。将要输出的测试数据包括由如图5所示 的半导体存储器件2中提供的数据压缩电路(COMP)6压缩的测试读取数据。图6是示出数据压缩电路6的典型电路结构的电路框图。图6所示的数据压缩 电路6提供有与来自I/O切换块5A的输出(或者可以是所有输出的一部分)的数目一样 多的第一级异或门(EXOR)。从第二级至最后级，输出的数目使用NOR电路逐渐减少。 最终，数据被压缩成一个测试数据项TDQ。将期望值给予第一级异或门(EXOR)。因此如果期望值即使不同于逻辑1位， 也输出逻辑“O”，这指示测试数据TDQ的测试失败；如果所有位都相互符合，则输出 逻辑“1”，这指示测试成功通过。以上数据压缩电路6以及测试焊盘22并不强制用于实施本发 明。而且，鉴于大 量配备的层连接焊盘21可以不由测试焊盘22的相同数目匹配这一事实，优选地以压缩数 据格式输出测试结果。不需要提供与层连接焊盘21的总数一样多的输入/输出测试数据 TDQO ；可以有未用作测试数据TDQO的数据。回到用于说明功能的图5，通常在晶片 状态下执行测试。在将芯片分层之后，I/O控制器50执行除测试功能之外的其它功能。 其它功能包括从层连接焊盘21g至21i输入时钟CLK、命令CMD以及地址ADD。因为 在芯片安装之后测试路径处于高阻抗状态(HiZ)，所以半导体存储器件2使用层连接焊盘 21c至21f来与芯片3(图1)交换数据。接收器电路RCVO以及RCVl具有切换两种状态的功能高阻抗状态(HiZ)以 及使用输入控制A信号(ICA)接受第一输入数据项DO以及第二输入数据项Dl的输入接 受状态。在测试时，接收器电路RCVO以及RCVl提供以从输入/输出测试数据TDQO 输入的数据替换第一数据项DO的功能。输出驱动器电路DRVO以及DRVl具有切换两种状态的功能高阻抗状态(HiZ) 以及使用输出控制A信号(OCA)输出第一输出数据项QO以及第二输出数据Ql的输出状 态。在测试时，输出驱动器电路DRVO以及DRVl提供输出输入/输出测试数据TDQO 的功能。选择器SELO以及SELl具有根据生成器GENd生成的第一选择信号Sl选择性地 连接第一输入数据项DO与第二输入数据项Dl到两个内部输入端口之一的功能。选择器SEL2以及SEL3提供两个功能与生成器GENq生成的第二选择信号S2 相一致地选择两个内部端口将连接到两条输入/输出数据线DLO的的哪条的功能，以及 停止通过两个内部输入端口输入数据的功能。在第一输入数据项DO以及第二输入数据项Dl被输入到芯片中之前，提供缓冲 器电路BUFO以及BUFl来缓冲它们。缓冲器电路BUFO以及BUFl提供两个功能基 于从I/O控制器50馈送的输入控制C信号(ICC)而将选择器SELO以及SELl选择的数 据输出到两个内部输入端口的功能，以及停止通过两个内部输入端口输出数据的功能。
在图5的设置中，第一与第二输入数据项DO与Dl以及第一与第二输出数据项 QO与Ql的每一个都是32位长。在该设置中，I/O切换块5A重复16次图5所示的基 本结构，由此组 成相当于DDR方案的32位输入/输出布置。<6.变型 >在图1中，示出第一半导体基片(芯片3)的面积比半导体存储器件2的大。然 而，这并不是限制本发明。相反，半导体存储器件2的面积可以比第一半导体基片的 大。并不强制通过线粘接从第一半导体基片(芯片3)的焊盘(未示出)说明性地引出外 部端子。例如，可以不在第一半导体基片(芯片3)侧而在半导体存储器件2的周边与测 试焊盘22 —起配备大量用于外部连接的焊盘。可以在芯片3的后面由球栅阵列(BGA) 或者硅通孔实现基片与芯片之间的连接。芯片3可以作为裸芯片安装在半导体存储器件2上。在这种情况下，半导体存 储器件2拥有的层连接焊盘21可以是连接到由BGA组成以及在芯片3的后侧(即，半导 体存储器件2侧)上配备的焊盘31的槽脊。不考虑在芯片3上安装半导体存储器件2或者反之亦然(即，图1中的状态)， 测试焊盘22可以在与层连接焊盘21相对的芯片表面上形成。图1示出在元件形成侧上 提供测试焊盘22而在相对侧的芯片后面提供层连接焊盘21的设置。然而，应当注意， 元件形成侧可以由层连接焊盘21侧上的芯片表面构成。也就是说，测试焊盘22可以在 与元件形成侧相对的后侧上形成。在这种情况下，后面的测试焊盘22说明性地通过硅通 孔(所谓的TSV)电连接到元件形成侧上的电路。半导体存储器件2拥有的层连接焊盘21的布局并不局限于图1所示的。可以以 两侧对称的方式安排层连接焊盘21，如图1所示。替代地，可以两侧以及垂直对称的方 式安排焊盘21。更具体地说，层连接焊盘21可仅位于大约在芯片中间，S卩，到芯片四个 角的距离相等的区域。又或者，层连接焊盘21可以位于包括周边的区域，其通过近似芯 片中心而将芯片纵向以及横向地分成四个部分。再或者，层连接焊盘21可以位于在除了 分成四个部分之外的任意数目的划分区域中。同样地，测试焊盘22的布局并不局限于图1所示。替代地，测试焊盘22可以 被安排在两行或者更多行中。又或者，测试焊盘22可不仅位于芯片的周边上而且可以位 于芯片表面下的区域中。如果测试焊盘22的焊盘尺寸以及间距大于层连接焊盘21的，则配备的测试焊盘 22的数目以及它们的位置经常受到约束，尤其是在与元件形成侧相同的侧上提供焊盘22 的地方。然而，因为也可以在元件形成侧相对的后侧上配备测试焊盘22，所以没有以上 约束。同时，即使测试焊盘22的尺寸大约与层连接焊盘21 —样小，因为使用有限数目 的使用中的测试器的输入输出接头对大量芯片同时进行测试而降低测试成本的需要，所 以测试焊盘22的数目也经常受到限制。用这样的方式，测试焊盘22的尺寸和数目以及 它们的位置由各种因素确定。可以通过适当地考虑这些因素形成测试焊盘22。在图1中，示出尺寸大于层连接焊盘21的测试焊盘22。替代地，两种焊盘的尺 寸可以相等。又或者，可以形成测试焊盘22的尺寸小于层连接焊盘21。在图1中，示出测试探头为尖锐指向的金属管脚。替代地，可以形成每个测试探头在尖端具有多个凸块以及凹陷(hollow)、且能够由反作用力致动地在外部气缸内往 复。随着测试探头的形状变得更精细，测试焊盘22的尺寸可以等于或甚至小于层连接焊 盘21。在此情况下，仍然可以有利地实施本发明。在上述第四实施例中，示出选择电路51_4在输入和输出侧两者上具有选择功 能。替代地，选择功能可仅局限于数据输入侧。以上论述的本发明的第一至第四实施例以及它们的变型提供以下主要优点第 一，以比以前安装更大数目的层连接焊盘21的方式配备层连接焊盘21以及测试焊盘22。 提供选择电路，以一旦数据输入和输出就将数据分配给层连接焊盘对21，以及互补地切 换用于给定附加地址的数据输入和/或输出的目的地。该布置允许在多层芯片设置中数 据输入和输出的高频率(例如，数据速率)，以及容许在测试时使用减少的数目的焊盘同 时测试多个芯片。因为层连接焊盘21位于芯片周边内，所以焊盘布局不引起加大芯片面 积。当具体表现为如上所述时，在提供与DDR所定义的一样多的地址时，本发明有效地以一半数据频率提供相当于DDR方案的数据速率。另外，本发明提供的功能相当于DDR方案的功能。因此，在实施本发明时，为 芯片控制电路提供DDR定义的算法是可能的。因为在本发明的实施中将存储器分层，所 以缩短了存储器之间的输入/输出路径，以便可以显著地减少电流损耗。通过根据本发明的降低的数据输入和输出的频率，有可能在不使用 DDRSDRAM所需要的数据选通信号(DQS)的情况下发送以及接收数据。也可能在不使 用时钟的下降沿的情况下保证相当于DDR方案的数据速率。在这种情况下，本发明的设 置保证适当的定时，而不使用DDR SDRAM所需要的反相位时钟信号(/CLK)。使用时 钟的下降沿也是可能的，这使得在使用中数据速率加倍，即，实现DDR方案的两倍的数 据速率成为可能。本申请包含与于2009年9月18日在日本专利局提交的日本优先权专利申请JP 2009-217410中公开的相关的主题，在此通过引用并入其全部内容。本领域技术人员应该理解，只要在所附权利要求或者其等价物的范围内，取决 于设计要求及其它因素，可以进行多种修改、组合、部分组合以及替代。
权利要求
1.一种半导体存储器件，包括半导体基片；多个焊盘，在所述半导体基片上形成并被配置为允许数据输入和输出；以及集成在所述半导体基片上的存储器芯块以及输入/输出块；其中，对于所述存储器芯块的每两条数据线以及两个数据项输入到以及从其输出的 每两个所述焊盘，所述输入/输出块被配置为以确定两个数据项与两个焊盘中的哪个相 对应的方式来基于输入地址信号而互补地切换互连的数据线以及焊盘的组合，基于有关 所述组合的信息而确定对于其存储器地址存取所述两条数据线之一，由此有效地以两倍 的最大存取速率输入数据项到所述多个焊盘和从所述多个焊盘输出数据项。
2.根据权利要求1所述的半导体存储器件，其中，对于所述存储器芯块的每两条数据 线以及每两个所述焊盘，所述输入/输出块具有选择电路，该选择电路被配置为根据一 个给定地址将从所述存储器芯块读取的两个输出数据项分配到所述两个焊盘以及与另一 给定地址相一致地切换数据项输出到的焊盘，所述选择电路进一步被配置为根据一个给 定地址将来自所述两个焊盘的两个输入数据项分配到所述两条数据线以及与另一给定地 址相一致地切换数据项输出到的数据线。
3.根据权利要求2所述的半导体存储器件，其中，所述多个焊盘公共地用于输入和输 出；以及在一旦输入指定所述存储器芯块中的单元的一个地址时两个单元数据被同时输入到 所述存储器芯块或者从所述存储器芯块输出的突发操作中，所述选择电路在与所述一个 地址相对应的第一数据项输入到或者从其输出的目的地和与另一地址相对应的第二数据 项输入到或者从其输出的目的地之间互补地切换。
4.根据权利要求3所述的半导体存储器件，其中，所述选择电路具有分别连接到公共 地用于数据输入和输出的两条输入/输出数据线中的每个的两个内部端口。
5.根据权利要求3所述的半导体存储器件，其中，所述选择电路具有总共四个内部端 口，一对所述内部端口连接到输入数据线，另一对所述内部端口连接到输出数据线。
6.根据权利要求2所述的半导体存储器件，其中，所述多个焊盘功能上分开以应付数 据输入以及数据输出组成的两个目的；以及在一旦输入指定所述存储器芯块中的单元的一个地址时两个单元数据被同时输入到 所述存储器芯块或者从所述存储器芯块输出的突发操作中，对于数据输入和输出的两个 目的中的每一个，所述选择电路在与所述一个地址相对应的第一数据项输入到或者从其 输出的一对焊盘中的一个焊盘和与另一地址相对应的第二数据项输入到或者从其输出的 所述焊盘对中的另一焊盘之间互补地切换。
7.根据权利要求6所述的半导体存储器件，其中，所述选择电路具有分别连接到每个 公共地用于数据输入和输出的两条输入/输出数据线的两个内部端口。
8.根据权利要求6所述的半导体存储器件，其中，所述选择电路具有总共四个内部端 口，一对所述内部端口连接到输入数据线，另一对所述内部端口连接到输出数据线。
9.根据权利要求1所述的半导体存储器件，进一步包括设置在所述半导体基片的元件 形成侧上的多个用于测试目的的焊盘。
10.根据权利要求9所述的半导体存储器件，进一步包括数据压缩电路，被配置为输出测试结果到所述半导体基片的集成电路； 其中，所述多个用于测试目的的焊盘的尺寸等于或者大于用于数据输入和输出目的 的焊盘，且在数目上少于用于数据输入和输出目的的焊盘。
11.一种多层芯片半导体器件，包括 包括控制块的第一半导体基片；以及 包括存储器块的第二半导体基片；所述第一和所述第二半导体基片电互连以形成分层基片结构； 其中所述第二半导体基片包括 用于数据输入和输出的多个焊盘；以及 相互集成的存储器芯块以及输入/输出块；对于所述存储器芯块的每两条数据线和对于两个数据项输入到和从其输出的每两个 所述焊盘，所述输入/输出块被配置为以确定两个数据项与两个焊盘中的哪个相对应的 方式，来基于输入地址信号而互补地切换互连数据线和焊盘的组合，基于有关所述组合 的信息对于其存储器地址确定存取所述两条数据线之一，由此有效地以两倍的最大存取 速率输入数据项到所述多个焊盘和从所述多个焊盘输出数据项。
12.根据权利要求11所述的多层芯片半导体器件，其中，对于所述存储器芯块的每两 条数据线以及每两个所述焊盘，所述输入/输出块具有选择电路，该选择电路用于根据 一个给定地址将从所述存储器芯块读取的两个输出数据项分配到所述两个焊盘以及与另 一给定地址相一致地切换数据项输出到的焊盘，所述选择电路进一步被配置为根据一个 给定地址将来自所述两个焊盘的两个输入数据项分配到所述两条数据线以及与另一给定 地址相一致地切换数据项输出到的数据线。
全文摘要
这里公开了半导体存储器件和多层芯片半导体器件。该半导体存储器件包括半导体基片；在半导体基片上形成并被配置为允许数据输入和输出的多个焊盘；以及集成在半导体基片上的存储器芯块以及I/O块。有效地以两倍的最大存取速率输入数据项到多个焊盘和从多个焊盘输出数据项。
文档编号G11C11/40GK102024489SQ201010282858
公开日2011年4月20日 申请日期2010年9月13日 优先权日2009年9月18日
发明者黑田真实 申请人:索尼公司