专利名称：半导体存储器件和包括它的半导体存储系统的制作方法
技术领域：
本发明的示例性实施例涉及半导体设计技术，更具体而言涉及半导体存储器件和包括半导体存储器件的半导体存储系统。
背景技术：
双数据速率4(DDR4)半导体存储器件被配置为包括数据选通信号与时钟信号之间的跨域余量(domain crossing margin) (tDQSS)。因此，DDR4半导体存储器件可以使用用于校正在写入操作期间的数据选通信号与时钟信号之间的歪斜(skew)的写入校正(write leveling)技术。可以通过响应于模式寄存器组(mode register set, MRS)而进入写入校正模式并在数据选通信号的上升沿输出表示时钟信号的逻辑电平状态的信号，来执行写入校正操作。更具体而言，当半导体存储器件进入写入校正模式时，半导体存储器件将输入的数据选通信号的相位与时钟信号的相位进行比较，并将比较结果反馈给外部控制器。然后，外部控制器基于从半导体存储器件反馈的比较结果，来控制数据选通信号的相位。现有的写入校正操作具有以下特征。半导体存储器件一个焊盘一个焊盘地将数据选通信号的相位与时钟信号的相位进行比较。换言之，基于焊盘的数据选通信号和基于焊盘的时钟信号的相位彼此相比较。由于这个缘故，只是一个焊盘一个焊盘地保证数据选通信号与时钟信号之间的跨域余量(tDQSS)。因此，现有的写入校正操作可能没有反映实际的写入操作环境，并且可能不能稳定地保证在实际发生写入操作的电路内的数据选通信号与时钟信号之间的跨域余量(tDQQS)。在此，在高频环境下保证数据选通信号与时钟信号之间的跨域余量(tDQSS)变得更加困难。现有的半导体存储器件在数据选通信号的每个触发持续时间内，比较数据选通信号的相位与时钟信号的相位。更具体而言，现有的半导体存储器件在数据选通信号的触发持续时间内出现的每个上升沿处，对时钟信号的相位状态进行采样。然而，如果用上述方法比较相位，会浪费地消耗时间和电流，并且降低写入校正操作的效率。
发明内容
本发明的一个实施例涉及一种用于稳定地保证在实际写入操作环境下的数据选通信号与时钟信号之间的跨域余量(tDQSS)的半导体存储器件、和包括所述半导体存储器件的半导体存储系统。本发明的另一个实施例涉及使在写入校正操作期间消耗的时间量和电流量最小化，并提高写入校正操作的效率。
根据本发明的一个实施例，一种半导体存储器件包括内部时钟信号发生单元，被配置为响应于外部时钟信号来产生内部时钟信号；内部数据选通信号发生单元，被配置为响应于外部数据选通信号来产生内部数据选通信号；相位比较单元，被配置为将响应于内部虚拟写入命令而被使能的写入路径中所使用的内部时钟信号与内部数据选通信号的相位彼此进行比较；以及输出单元，被配置为输出相位比较单元的输出信号。根据本发明的另一个实施例，一种半导体存储器件包括内部时钟信号发生单元， 被配置为响应于外部时钟信号来产生内部时钟信号；内部数据选通信号发生单元，被配置为响应于外部数据选通信号来产生内部数据选通信号；相位比较脉冲发生单元，被配置为响应于虚拟写入命令而产生在内部时钟信号的预定持续时间内被使能的相位比较脉冲；传送单元，被配置为响应于写入校正信号和相位比较脉冲来选择性地传送内部时钟信号和内部数据选通信号；相位比较单元，被配置为将从传送单元输出的内部时钟信号与内部数据选通信号的相位彼此进行比较；以及输出单元，被配置为输出相位比较单元的输出信号。根据本发明的另一个实施例，一种半导体存储系统包括存储控制器，被配置为提供虚拟写入命令、时钟信号和数据选通信号，并响应于相位状态信号来控制数据选通信号的相位；以及半导体存储器件，被配置为响应于虚拟写入命令而分别产生时钟信号和数据选通信号的被内部化了的信号，以及响应于虚拟写入命令而在被内部化了的时钟信号的预定持续时间期间将被内部化了的时钟信号的相位与被内部化了的数据选通信号的相位进行比较，并输出相位状态信号。
图1是说明根据本发明的实施例的半导体存储系统的框图。图2是说明图1所示的半导体存储器件的框图。图3是图2所示的相位比较脉冲发生单元的框图。图4是图2所示的传送单元的框图。图5是说明包括实际写入路径的图1的半导体存储器件的电路结构的框图。图6是描述在根据本发明的实施例的半导体存储系统的操作中的粗略写入校正操作的时序图。图7是描述在根据本发明的实施例的半导体存储系统的操作中的精细写入校正操作的时序图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。图1是说明根据本发明的示例性实施例的半导体存储系统的框图。根据一个实例，半导体存储器件在粗略写入校正操作期间接收单脉冲型的外部数据选通信号而不是接收多脉冲，以相对于内部时钟信号的相位粗略地调整内部数据选通信号的相位，由此通过不频繁地比较相位来减少电流消耗。随后，在精细写入校正操作中，半导体存储器件接收多脉冲的外部数据选通信号，以相对于内部时钟信号的相位精细地调整内部数据选通信号的相位，其中由于使用多个脉冲而导致较为频繁地发生相位比较。参见图1，半导体存储系统100包括存储控制器200和半导体存储器件300。存储控制器200向半导体存储器件300提供外部虚拟写入命令(external dummy write command) WT_EXT、外部时钟信号CLK_EXT和外部数据选通信号DQS_EXT，并响应于从半导体存储器件300反馈回的相位状态信号PD_STA来控制外部数据选通信号DQS_EXT的相位。半导体存储器件300产生外部时钟信号CLK_EXT和外部数据选通信号DQS_EXT的被内部化了的信号，在粗略写入校正操作期间响应于外部虚拟写入命令WT_EXT而在被内部化了的时钟信号的预定的持续时间内将被内部化了的数据选通信号的相位与经内部化的时钟信号的相位进行比较，从而产生比较结果，并将比较结果输出作为相位状态信号PD_STA。在此，存储控制器200执行粗略写入校正操作和精细写入校正操作，以在执行写入校正操作时节省时间。首先，在粗略写入校正操作中，存储控制器200通过反复地执行向半导体存储器件300提供单脉冲形式的外部数据选通信号DQS_EXT并响应于从半导体存储器件300反馈回的相位状态信号PD_STA粗略地(S卩，低分辨率地)控制外部数据选通信号 DQS_EXT的相位的过程，来初次训练外部数据选通信号DQS_EXT的相位。在此，由于半导体存储器件300接收单脉冲型的外部数据选通信号DQS_EXT，因此与接收反复触发的信号的情形相比可以防止不必要的电流消耗。随后，在精细写入校正操作中，存储控制器200通过反复地执行向半导体存储器件300提供多脉冲形式的外部数据选通信号DQS_EXT并响应于从半导体存储器件300反馈回的相位状态信号PD_STA而精细地(即，高分辨率地)控制外部数据选通信号DQS_EXT的相位的过程，来二次地训练外部数据选通信号DQS_EXT的相位。这里，所述多脉冲与在实际写入操作期间从存储控制器 200施加的外部数据选通信号DQS_EXT相同。由于当施加多脉冲型的外部数据选通信号 DQS_EXT时，半导体存储器件300在与实际写入操作环境相同的环境下执行相位比较操作， 因此半导体存储器件300可以向存储控制器200提供反映因信道特性而导致的码间干扰 (inter-symbol interference, ISI)的相位状态信号 PD_STA。图2是说明图1所示的半导体存储器件300的示例框图，图3是图2所示的相位比较脉冲发生单元340的示例框图。图4是图2所示的传送单元360的示例框图。参见图2，根据本发明的一个示例性实施例的半导体存储器件300包括内部虚拟写入命令发生单元310、内部时钟信号发生单元320、内部数据选通信号发生单元330、相位比较脉冲发生单元340、模式寄存器组(MRS)单元350、传送单元360、相位比较单元370和输出单元380。内部虚拟写入命令发生单元310产生与外部虚拟写入命令WT_EXT相对应的内部虚拟写入命令WT_INT。内部时钟信号发生单元320产生与外部时钟信号CLK_EXT相对应的内部时钟信号CLK_INT。内部数据选通信号发生单元330产生与外部数据选通信号 DQS_EXT相对应的内部数据选通信号DQS_INT。首先，在粗略写入校正操作期间，相位比较脉冲发生单元340响应于内部虚拟写入命令WT_INT，产生在内部时钟信号CLK_INT的预定持续时间内被使能的相位比较脉冲LEVWINDOW。MRS单元350提供写入校正信号DQSLEV。 传送单元360响应于写入校正信号DQSLEV和相位比较脉冲LEVWIND0W，选择性地传送内部时钟信号CLK_INT和内部数据选通信号DQS_INT。相位比较单元370将从传送单元360输出的内部时钟信号CLK_INT’的相位与从传送单元360输出的内部数据选通信号DQS_INT’的相位进行比较。输出单元380将相位比较单元370的输出信号PD输出作为相位状态信号 PD_STA。参见图3，相位比较脉冲发生单元340包括延迟电路342和脉宽控制器344。延迟电路342使内部虚拟写入命令WT_INT与内部时钟信号CLK_INT同步，并将内部虚拟写入命令WT_INT延迟预定的持续时间。脉宽控制器344控制被延迟电路342延迟的内部虚拟写入命令WT_INT的脉宽。延迟电路342可以被实现为多个D触发器DFFO至DFFN彼此串联耦接成的D触发器链。脉宽控制器344可以被实现为包括延迟器3441、与非门NANDl和反相器INVl的脉冲发生器形式。被延迟了的内部虚拟写入命令WT_INT的脉宽被控制为比内部时钟信号CLK_INT的一个时钟周期(ItCK)小，并且被输出作为相位比较脉冲LEVWIND0W。 这是因为从传送单元360输出的内部时钟信号CLK_INT’要以单脉冲的形式被输出。更具体而言，当相位比较脉冲LEVWIND0W的脉宽比内部时钟信号CLK_INT的一个周期(ItCK)大时，在从传送单元360输出的内部时钟信号CLK_INT’中可能会出现毛刺(glitch)。同时，当内部时钟信号CLK_INT与内部数据选通信号DQS_INT之间的歪斜为‘0’ 时，相位比较脉冲LEVWIND0W被设置为与重叠于与内部数据选通信号DQS_INT的特定上升沿相对应的内部时钟信号CLK_INT的上升沿。这是为了在特定的期望定时，例如确定半导体存储器件300的操作的特定的期望定时，将内部输出选通信号DQS_INT的相位与内部时钟信号CLK_INT的相位进行比较。因此，可以获得足够有效率的写入校正操作。参见图4，根据一个实例，传送单元360包括第一信号传送电路362和第二信号传送电路364。第一信号传送电路362响应于写入校正信号DQSLEV和相位比较脉冲 LEVWIND0W，将内部时钟信号CLK_INT传送至相位比较单元370。第二信号传送电路364响应于写入校正信号DQSLEV和预定的电源电压VDD，将内部数据选通信号DQS_INT传送至相位比较单元370。第一信号传送电路362包括第一信号输入单元362_1、第一信号调节器 362_2和第一信号输出单元362_3。第一信号输入单元362_1响应于写入校正信号DQSLEV 来接收内部时钟信号CLK_INT。第一信号调节器362_2调节经由第一信号输入单元362_1 输入的内部时钟信号CLK_INT。第一信号输出单元362_3在相位比较脉冲LEVWIND0W的使能持续时间期间输出在第一信号调节器362_2中所获得的经调节了的内部时钟信号。第一信号输入单元362_1包括用于对内部时钟信号CLK_INT和写入校正信号 DQSLEV执行与非操作的与非门NAND2以及用于将与非门NAND2的输出信号反相并输出的反相器INV2。第一信号输出单元362_3包括用于对从第一信号调节器362_2获得的内部时钟信号和相位比较脉冲LEVWIND0W执行与非操作的与非门NAND3以及用于将与非门NAND3的输出信号反相并输出的反相器INV3。 第二信号传送电路364包括第二信号输入单元364_1、第二信号调节器364_2和第二信号输出单元364_3。第二信号输入单元364_1响应于写入校正信号DQSLEV来接收内部数据选通信号DQS_INT。第二信号调节器364_2调节经由第二信号输入单元364_1输入的内部数据选通信号。第二信号输出单元364_3使第二信号调节器364_2中所获得的经调节了的内部数据选通信号旁通。第二信号输入单元364_1包括用于对内部数据选通信号DQS_ INT和写入校正信号DQSLEV执行与非操作的与非门NAND4以及用于使与非门NAND4的输出信号反相并输出的反相器INV4。第二信号输出单元364_3包括用于对从第二信号调节器 364_2获得的经调节的内部数据选通信号和电源电压VDD执行与非操作的与非门NAND5以及用于使与非门NAND5的输出信号反相并输出的反相器INV5。在此，第一信号调节器362_2 和第二信号调节器364_2是可选的部件，可以省略。图5是说明示出了实际写入路径的图1的半导体存储器件300的电路结构的框图。用相同的附图标记表示与图2中的部件相同的部件。下面详细描述内部虚拟写入命令发生单元310、内部时钟信号发生单元320和内部数据选通信号发生单元330。另外，描述图5所示的写入路径390’。相位脉冲发生单元 340和传送单元360在前面已详细描述过，因此在这里不再对它们进行任何赘述。参见图5，内部虚拟写入命令发生单元310通过对经由命令焊盘CMD_PAD输入的外部虚拟写入命令WT_EXT进行译码，来产生内部虚拟写入命令WT_INT。在此，经由命令焊盘 CMD_PAD接收的外部虚拟写入命令WT_EXT是多比特信号并且可以包括芯片选择信号/SC、 列地址选通信号/CAS、行地址选通信号/RAS和写入使能信号/WE。内部时钟信号发生单元320包括用于将经由时钟焊盘CLK_PAD输入的外部时钟信号CLK_EXT进行缓冲的第一输入缓冲器322和用于将从第一输入缓冲器322输出的被缓冲了的时钟信号延迟并将延迟了的时钟信号输出作为内部时钟信号CLK_INT的第一内部延迟电路324。第一内部延迟电路324可以包括任何合理合适的中继器，所述中继器用于对受到衰减的信号进行中继以不管信号线负载如何仍保持原始信号强度不变，并且所述中继器可以在产生内部时钟信号CLK_INT的过程中附加内部延迟。内部数据选通信号发生单元330包括用于将经由数据选通焊盘DQS_PAD输入的外部数据选通信号DQS_EXT进行缓冲的第二输入缓冲器332和用于将从第二输入缓冲器332 输出的被缓冲了的数据选通信号延迟并将延迟了的数据选通信号输出作为内部数据选通信号DQS_INT的第二内部延迟电路334。第二内部延迟电路334可以包括任何合理合适的中继器，所述中继器用于对受到衰减的信号进行中继以不管信号线负载如何仍保持原始信号强度不变，并且所述中继器可以在产生内部数据选通信号DQS_INT的过程中附加内部延迟。同时，写入路径390’包括用于缓冲经由数据焊盘DQ_PAD输入的数据(未图示)的第三输入缓冲器392’、响应于被缓冲了的数据选通信号来锁存从第三输入缓冲器392’输出的被缓冲了的数据的锁存器394 ’、响应于内部数据选通信号DQS_INT而将从锁存器394， 获得的被锁存的数据对齐的对齐电路396’、和将从对齐电路396’输出的对齐了的数据提供给核心区CORE的写入驱动器398，。虽然在图中并未图示出具有上述结构的写入路径390’的进一步细节，但是写入路径390’的操作是这样的写入路径390’根据基于内部虚拟写入命令WT_INT所导出的信号而被使能。由于内部时钟信号CLK_INT和内部数据选通信号DQS_INT是供核心区的实际写入路径390’使用的实际信号，因此在训练内部时钟信号CLK_INT和内部数据选通信号DQS_ INT中对实际的写入操作施加相同的信号干扰。因此，对内部时钟信号CLK_INT和内部数据选通信号DQS_INT的训练使得这两个信号之间的任何歪斜最小化。同时，相位比较单元370将写入路径390’中使用的内部时钟信号CLK_INT的相位和内部数据选通信号DQS_INT进行比较。换言之，相位比较单元370将施加给对齐电路 396’的内部数据选通信号DQS_INT的相位与施加给写入驱动器398’的内部时钟信号CLK_ INT的相位进行比较。在从内部数据选通信号DQS_INT域到内部时钟信号CLK_INT域的跨域方面，对齐电路396’和写入驱动器398’受限于内部数据选通信号DQS_INT与内部时钟信号CLK_INT之间的相位差，其中相位比较单元370检测该相位差，存储控制器200将该相位差最小化。结果可以适当地获得内部数据选通信号DQS_INT与内部时钟信号CLK_INT之间的跨域余量(tDQSS)。在下文中，参照图6和7描述具有上述结构的半导体存储系统100的操作。图6是描述根据本发明的一个实施例的半导体存储系统100的粗略写入校正操作的时序图，图7是描述根据本发明的一个实施例的半导体存储系统100的精细写入校正操作的时序图。在本实施例中，以8比特的突发操作为例，并且相应地，数据选通信号DQS_#具有与时钟信号CLK_#的一个周期相对应的ItCK的前导信号(preamble)持续时间，并且具有与时钟信号CLK_#的四个周期相对应的4tCK的数据输出持续时间。下面首先描述粗略写入校正操作。参见图6，存储控制器200持续地对半导体存储器件300施加外部时钟信号CLK_ EXT,并且半导体存储器件300的内部时钟信号发生单元320产生与外部时钟信号CLK_EXT 相对应的内部时钟信号CLK_INT。内部时钟信号CLK_INT被使用在写入路径390’中。更具体而言，内部时钟信号CLK_INT被用于将写入路径390’的写入驱动器398’使能。当存储控制器200在预定的定时对半导体存储器件300提供外部虚拟写入命令 WT_EXT时，内部虚拟写入命令发生单元310产生与接收到的外部虚拟写入命令WT_EXT相对应的内部虚拟写入命令WT_INT。相位比较脉冲发生单元340响应于内部时钟信号CLK_INT而将内部虚拟写入命令WT_INT延迟预定的持续时间，来产生相位比较脉冲LEVWIND0W。更具体而言，当内部时钟信号CLK_INT与内部数据选通信号DQS_INT之间的歪斜为‘0’时，相位比较脉冲发生单元340将内部虚拟写入命令WT_INT延迟并将延迟了的写入命令输出作为相位比较脉冲 LEVffINDOff,所述相位比较脉冲LEVWIND0W具有在与外部时钟信号CLK_EXT的上升沿‘T8，相对应的内部时钟信号CLK_INT的某个上升沿处延伸的脉冲，内部时钟信号CLK_INT的所述某个上升沿又与内部数据选通信号DQS_INT的最后的上升沿(如果存在多个上升沿的话， 如精细写入校正操作的情形)相对应。此外，根据一个实例的相位比较脉冲发生单元340将相位比较脉冲LEVWIND0W的脉宽控制为比内部时钟信号CLK_INT的一个时钟周期小。这是为了防止在相位比较脉冲 LEVffINDOff的使能持续时间期间在传送内部时钟信号CLK_INT，的过程中出现毛刺。与此同时，写入路径390’响应于基于内部虚拟写入命令WT_INT导出的信号而被使能。在此，受训练内部时钟信号CLK_INT和内部数据选通信号DQS_INT是供写入路径390’使用的相同的信号，使得当相同的信号被实际用于写入路径390以提供数据给核心区时，在训练期间的相同信号的补偿是类似的应用，其中所述训练是在与包括任何信号干扰的实际写入操作相同的环境下发生的。同时，在从存储控制器200提供外部虚拟写入命令WT_EXT的时刻开始经过了预定的时间之后，存储控制器200在粗略写入操作期间产生单脉冲形式的外部数据选通信号 DQS_EXT并将所产生的外部数据选通信号DQS_EXT提供给半导体存储器件300。简言之， 存储控制器200以与它在实际写入操作中的做法相同的方式来提供外部虚拟写入命令WT_EXT，然后基于在预定的等待时间之后产生的外部数据选通信号DQS_EXT的前导信号持续时间，产生与8比特突发数据的最后的上升沿和最后的下降沿相对应的单脉冲，并将它们提供给半导体存储器件300作为外部数据选通信号DQS_EXT。随后，半导体存储器件300的内部数据选通信号发生单元330产生与外部数据选通信号DQS_EXT相对应的内部数据选通信号DQS_INT。内部数据选通信号DQS_INT被使用在写入路径390’中。更具体而言，内部数据选通信号DQS_INT是施加给写入路径390’的对齐电路396’的内部数据选通信号。随后，传送单元360在相位比较脉冲LEVWIND0W的使能时间段期间将内部时钟信号CLK_INT传送给相位比较单元370，并同时将内部数据选通信号DQS_INT传送给相位比较单元370。相位比较单元370将内部时钟信号CLK_INT’的相位与内部数据选通信号DQS_ INT’的相位进行比较，并将与比较结果相对应的相位比较信号PD输出。在相位比较操作中，内部数据选通信号DQS_INT’的相位状态被确定为与内部时钟信号CLK_INT’的相位相关。例如，当内部数据选通信号DQS_INT’比内部时钟信号CLK_INT’的相位早时，相位比较单元370输出逻辑低电平的相位比较信号PD。当内部数据选通信号DQS_INT’的相位比内部时钟信号CLK_INT’的相位晚时，相位比较单元370输出逻辑高电平的相位比较信号PD。当相位比较信号PD被输出时，输出单元380经由数据焊盘DQ_PAD将与相位比较信号PD相对应的相位状态信号PD_STA提供给存储控制器200。当接收到相位状态信号PD_STA时，存储控制器200控制外部数据选通信号DQS_ EXT的相位以便以低分辨率进行调整。随后，存储控制器200和半导体存储器件300以预定的次数执行上述一系列操作。 存储控制器200基于被执行预定次数的写入校正操作，来训练外部数据选通信号DQS_EXT 的相位。更具体而言，图6中所标明的附图标记①、②、③、④表示的是用低分辨率调整单位来均勻地控制相位的过程，而附图标记⑤表示的是在附图标记①、②、③、④之中选择经最优控制的相位的过程。更具体而言，存储控制器200以①、②、③、④的顺序来控制外部数据选通信号DQS_EXT的相位，并将受到控制的相位提供给半导体存储器件300。半导体存储器件300将与附图标记①、②、③、④所表示的信号相对应的相位状态信号PD_STA提供给存储控制器200。例如，半导体存储器件300响应于附图标记①、②所表示的情形中内部数据选通信号DQS_INT的相位比内部时钟信号CLK_INT的相位早的情况，来将逻辑低电平的相位状态信号PD_STA提供给存储控制器200，而响应于附图标记③、④所表示的内部数据选通信号DQS_INT的相位比内部时钟信号CLK_INT的相位晚的情况，来将逻辑高电平的相位状态信号PD_STA提供给存储控制器200。结果，存储控制器200将具有当相位状态信号PD_ STA的逻辑电平状态从逻辑低电平转变为逻辑高电平时那个时刻的相位的内部数据选通信号③确定作为经初次训练的数据选通信号⑤。下面描述精细写入校正操作。由于精细写入校正操作大体上与粗略写入操作相似，因此在这里描述图7中所标明的附图标记①、②、③和④。在此，由于在精细写入校正操作中内部数据选通信号DQS_INT 具有与在实际写入操作期间提供的数据选通信号相同的触发结构，因此可以反映包括任何码间干扰的实际写入操作环境。
参见图7，存储控制器200基于经由粗略写入校正操作所获得的经初次训练的数据选通信号①的相位，用比内部时钟信号CLK_INT的一个周期(ItCK)小的调整单位来控制外部数据选通信号DQS_EXT的相位。在此，存储控制器200控制外部数据选通信号DQS_EXT， 使其呈现出比粗略写入校正操作更高的分辨率。更具体而言，存储控制器200以①、②、③ 的顺序来控制相位，并将受到控制的相位提供给半导体存储器件300。半导体存储器件300 将与附图标记①、②、③相对应的相位状态信号PD_STA提供给存储控制器200。例如，半导体存储器件300响应于内部数据选通信号①所表示的内部数据选通信号DQS_INT的相位比内部时钟信号CLK_INT的相位早的情况，来将逻辑低电平的相位状态信号PD_STA提供给存储控制器200，而响应于内部数据选通信号②、③所表示的内部数据选通信号DQS_INT的相位比内部时钟信号CLK_INT的相位晚的情况，来将逻辑高电平的相位状态信号PD_STA提供给存储控制器200。结果，存储控制器200将具有当相位状态信号PD_STA的逻辑电平状态从逻辑低电平转变为逻辑高电平时那一时刻的相位的内部数据选通信号②确定作为经二次训练的数据选通信号⑤。这里，经二次训练的数据选通信号④成为最终的经训练数据选通信号，存储控制器200将所述最终的经训练数据选通信号的相位固定。随后，存储控制器200在实际写入操作期间将基于固定相位的经充分训练了的数据选通信号的外部数据选通信号DQS_EXT提供给半导体存储器件300。根据本发明的一个示例性实施例，可以通过反映在写入操作环境中出现实际跨域时的操作点处的内部数据选通信号与内部时钟信号之间的相位，来保证内部数据选通信号与内部时钟信号之间的跨域余量(tDQSS)。例如，由于内部数据选通信号DQS_INT与内部时钟信号CLK_INT的相位是在例如确定操作的定时而被彼此比较的，因此，可以获得足够有效率的写入校正操作。即使在高频环境下也可以获得写入校正操作的效率。根据本发明的一个示例性实施例，可以通过在写入操作环境中出现实际的跨域时的操作点处检测内部数据选通信号与内部时钟信号之间的相位差，来保证内部数据选通信号与内部时钟信号之间的跨域余量(tDQSS)。尤其地，即使在高频环境下仍能适当地保证内部数据选通信号与内部时钟信号之间的跨域余量(tDQSS)。根据本发明的一个示例性实施例，在写入校正操作期间可以通过先执行粗略写入校正操作然后执行精细写入校正操作来将写入校正操作所耗费的时间最小化。由于写入校正操作在粗略写入校正操作时使用单脉冲型数据选通信号，因此可以将电流消耗最小化。另外，本发明的技术通过在对于确定操作而言重要的时间点处比较内部数据选通信号的相位与内部时钟信号的相位，可以提高写入校正操作的效率。虽然已经参照具体的实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附的权利要求所限定的本发明的精神和范围的前提下，可以进行各种变化和修改。
权利要求
1.一种半导体存储器件，包括内部时钟信号发生单元，所述内部时钟信号发生单元被配置为响应于外部时钟信号来产生内部时钟信号；内部数据选通信号发生单元，所述内部数据选通信号发生单元被配置为响应于外部数据选通信号来产生内部数据选通信号；相位比较单元，所述相位比较单元被配置为将在响应于内部虚拟写入命令而被使能的写入路径中所使用的所述内部数据选通信号和所述内部时钟信号的相位彼此进行比较；以及输出单元，所述输出单元被配置为将所述相位比较单元的输出信号输出。
2.如权利要求1所述的半导体存储器件，其中，所述写入路径包括输入缓冲器，所述输入缓冲器被配置为对经由数据焊盘输入的数据进行缓冲，以产生被缓冲了的数据；对齐电路，所述对齐电路被配置为响应于所述内部数据选通信号而将从所述输入缓冲器输出的所述被缓冲刻的数据对齐，以产生被对齐了的数据；以及写入驱动器，所述写入驱动器被配置为响应于所述内部时钟信号，而将从所述对齐电路输出的所述被对齐了的数据提供给内部电路。
3.如权利要求1所述的半导体存储器件，其中，所述写入路径被配置为基于根据所述内部虚拟写入命令而导出的信号而被使能。
4.如权利要求1所述的半导体存储器件，还包括命令译码单元，所述命令译码单元被配置为通过对多个外部命令进行译码来产生所述内部虚拟写入命令。
5.如权利要求1所述的半导体存储器件，还包括相位比较脉冲发生单元，所述相位比较脉冲发生单元被配置为产生具有比所述内部时钟信号的时钟周期小的脉宽的相位比较脉冲，其中所述相位比较单元被配置为接收所述相位比较脉冲。
6.如权利要求1所述的半导体存储器件，还包括传送单元，所述传送单元响应于所述相位比较脉冲来将所述内部时钟信号传送给所述相位比较单元，并响应于电源电压而使所述内部数据选通信号旁通至所述相位比较单元。
7.一种半导体存储器件，包括内部时钟信号发生单元，所述内部时钟信号发生单元被配置为响应于外部时钟信号来产生内部时钟信号；内部数据选通信号发生单元，所述内部数据选通信号发生单元被配置为响应于外部数据选通信号来产生内部数据选通信号；相位比较脉冲发生单元，所述相位比较脉冲发生单元被配置为响应于虚拟写入命令来产生在所述内部时钟信号的预定持续时间期间被使能的相位比较脉冲；传送单元，所述传送单元被配置为响应于写入校正信号和所述相位比较脉冲，而选择性地传送所述内部时钟信号和所述内部数据选通信号；相位比较单元，所述相位比较单元被配置为将从所述传送单元输出的所述内部时钟信号与所述内部数据选通信号的相位彼此进行比较；以及输出单元，所述输出单元被配置为输出所述相位比较单元的输出信号。
8.如权利要求7所述的半导体存储器件，其中，所述内部时钟信号的所述预定持续时间包括经训练数据选通信号的触发持续时间，所述经训练数据选通信号是相位与所述内部时钟信号的相位相同的所述内部数据选通信号。
9.如权利要求8所述的半导体存储器件，其中，所述触发持续时间是除了所述经训练数据选通信号的前导信号持续时间之外的持续时间。
10.如权利要求7所述的半导体存储器件，其中，所述相位比较脉冲发生单元包括延迟电路，所述延迟电路被配置为响应于所述内部时钟信号来将所述虚拟写入命令延迟，以产生被延迟了的虚拟写入命令；以及脉宽控制器，所述脉宽控制器被配置为对在所述延迟电路中所获得的所述被延迟了虚拟写入命令的脉宽进行控制。
11.如权利要求10所述的半导体存储器件，其中，所述延迟电路包括D触发器链。
12.如权利要求10所述的半导体存储器件，其中，所述脉宽控制器被配置为将所述被延迟了的虚拟写入命令的脉宽控制为小于所述内部时钟信号的一个周期。
13.如权利要求7所述的半导体存储器件，其中，所述传送单元包括第一信号传送电路，所述第一信号传送电路被配置为响应于所述写入校正信号和所述相位比较脉冲而将所述内部时钟信号传送给所述相位比较单元；以及第二信号传送电路，所述第二信号传送电路被配置为响应于所述写入校正信号和预定的电源电压而将所述内部数据选通信号传送给所述相位比较单元。
14.如权利要求13所述的半导体存储器件，其中，所述第一信号传送电路包括第一信号输入单元，所述第一信号输入单元被配置为响应于所述写入校正信号来接收所述内部时钟信号；以及第一信号输出单元，所述第一信号输出单元被配置为在所述相位比较脉冲的使能持续时间期间将从所述第一信号输入单元输出的所述内部时钟信号输出。
15.如权利要求14所述的半导体存储器件，其中，所述第一信号传送电路还包括耦接在所述第一信号输入单元与所述第一信号输出单元之间的第一信号调节器。
16.如权利要求13所述的半导体存储器件，其中，所述第二信号传送电路包括第二信号输入单元，所述第二信号输入单元被配置为响应于所述写入校正信号来接收所述内部数据选通信号；以及第二信号输出单元，所述第二信号输出单元被配置为响应于所述预定的电源电压而使从所述第二信号输入单元输出的所述内部数据选通信号旁通。
17.如权利要求16所述的半导体存储器件，其中，所述第二信号传送电路还包括耦接在所述第二信号输入单元与所述第二信号输出单元之间的第二信号调节器。
18.一种半导体存储系统，包括存储控制器，所述存储控制器被配置为提供虚拟写入命令、时钟信号和数据选通信号， 并响应于相位状态信号来控制所述数据选通信号的相位；以及半导体存储器件，所述半导体存储器件被配置为响应于所述虚拟写入命令来产生所述时钟信号和所述数据选通信号的被内部化了的信号，以及响应于所述虚拟写入命令而在所述被内部化了的时钟信号的预定持续时间期间将所述被内部化了的时钟信号的相位与所述被内部化了的数据选通信号的相位进行比较，并输出所述相位状态信号。
19.如权利要求18所述的半导体存储系统，其中，所述存储控制器被配置为在粗略写入校正操作期间将单脉冲形式的所述数据选通信号提供给所述半导体存储器件，而在精细写入校正操作期间将多脉冲形式的所述数据选通信号提供给所述半导体存储器件。
20.如权利要求19所述的半导体存储系统，其中，所述存储控制器被配置为调整所述数据选通信号以在所述粗略写入校正操作中表现为低分辨率。
21.如权利要求19所述的半导体存储系统，其中，所述存储控制器控制所述数据选通信号以在所述精细写入校正操作中表现为高分辨率。
22.如权利要求19所述的半导体存储系统，其中，所述存储控制器被配置为基于在所述粗略写入校正操作期间所确定的经初次训练的数据选通信号，在所述精细写入校正操作中确定经二次训练的数据选通信号。
23.如权利要求22所述的半导体存储系统，其中，所述存储控制器被配置为基于所述经初次训练的数据选通信号，在与所述被内部化了的时钟信号的一个时钟周期相对应的持续时间期间执行所述精细写入校正操作。
24.如权利要求19所述的半导体存储系统，其中，所述时钟信号的所述预定持续时间是经训练数据选通信号的触发持续时间，所述经训练数据选通信号是相位与所述经内部化的时钟信号的相位相同的所述被内部化了的数据选通信号。
25.如权利要求24所述的半导体存储系统，其中，所述触发持续时间是除了所述经训练数据选通信号的前导信号持续时间之外的持续时间。
全文摘要
本发明涉及一种半导体存储器件，包括内部时钟信号发生单元，被配置为响应于外部时钟信号产生内部时钟信号；内部数据选通信号发生单元，被配置为响应于外部数据选通信号产生内部数据选通信号；相位比较单元，被配置为将响应于内部虚拟写入命令而被使能的写入路径中所使用的内部时钟信号与内部数据选通信号的相位彼此相比较；以及输出单元，被配置为输出相位比较单元的输出信号。
文档编号G11C11/4063GK102479544SQ201110000930
公开日2012年5月30日 申请日期2011年1月5日 优先权日2010年11月30日
发明者玉成华 申请人:海力士半导体有限公司