专利名称：半导体集成电路装置及存储器的管理方法
技术领域：
实施方式涉及半导体集成电路装置及存储器的管理方法。
背景技术：
SIM (Subscriber Identity Module，用户识别模块)卡是用于便携式电话机等的IC(集成电路)的一种。在SIM卡上，例如搭载了 EEPROM(Electrically Erasable Programmable ROM)禾口 OTP (One Time Programmable ROM)。 EEPROM 用作能够进行数据的写入和擦除的非易失性存储器。此外，OTP能够用作只能进行一次写入的非易失性存储器。 若这样搭载两种非易失性存储器，则除了两种非易失性存储器之外，需要各个控制电路，IC 的制造成本增大，并且存在有面积大型化的问题。
发明内容
本发明所要解决的技术问题是提供一种能够抑制制造成本、并进行小型化的半导体集成电路装置和存储器的管理方法。实施方式的半导体集成电路装置，具备非易失性存储器，具有第一及第二区域；存储部，用于存储第二程序，该第二程序用于从外部向上述第一区域下载第一程序；以及运算部，执行上述第一及上述第二程序，对上述第一区域，能通过上述第一程序来写入和擦除，对上述第二区域，不能通过上述第一程序来擦除。其他实施方式的存储器的管理方法，是具有第一区域和第二区域的存储器的管理方法，该第一区域中下载了第一程序，根据擦除控制信号来擦除第二区域，该存储器的管理方法具备将上述擦除控制信号设定为上述第二区域不被擦除的步骤；以及在设定上述擦除控制信号之后，执行已经下载到上述第一区域的上述第一程序的步骤。根据上述结构的半导体集成电路装置和存储器的管理方法，能够抑制制造成本、 进行小型化。
图1是一实施方式的半导体集成电路装置100的概略框图。图2是示出控制电路31的一例的电路框图。
图3是用于说明图2中的各信号的图。图4是示出标准(normal，正常)区域21的写入例程的流程图。图5是式出标准区域21的擦除例程的流程图。图6是示出OTP区域22的写入例程的流程图。图7是OTP区域22的擦除例程。图8是示出图1的半导体集成电路装置100的各部分的处理动作的一例的流程图。图9是示出各程序可否改写标准区域21和OTP区域22的图。
具体实施例方式根据一实施方式，半导体集成电路装置具备非易失性存储器，存储部，以及运算部。非易失性存储器具有第一及第二区域。存储部存储第二程序，该第二程序用于从外部向上述第一区域下载第一程序。运算部执行上述第一及上述第二程序。对上述第一区域， 能通过上述第一程序来写入和擦除，对上述第二区域，不能通过上述第一程序来擦除。下面，参照附图，对半导体集成电路装置和存储器的管理方法的实施方式进行具体说明。图1是一实施方式的半导体集成电路装置100的概略框图。该图的半导体集成电路装置100例如为搭载在便携式电话机上的IC。半导体集成电路装置100具备电源端子VDD，接地端子GND，时钟端子CLK，重置端子RST，输入输出端子I/O。向电源端子VDD和接地端子GND之间提供电源电压。从外部分别向时钟端子CLK和重置端子RST输入时钟信号和重置信号。输入输出端子I/O例如从外部输入程序。除此之外，半导体集成电路装置100也可以还具备各种端子，例如为了高速进行数据通信而具备用于输入输出模拟信号的SWP端子(未图示)。此外，半导体集成电路装置100具备R0M(Read Only Memory,存储部)1， EEPR0M2，逻辑电路3，以及CPU(中央处理单元，运算部)4。半导体集成电路装置100也可以具备模拟电路和RAM(未图示)，该模拟电路在与逻辑电路3之间收发数据，该RAM暂时存储数据。此外，也可以不是EEPR0M2，而是其他非易失性存储器。ROMl存储3个程序，即，引导程序11、下载器(第二程序)12以及EEPROM控制例程(第三程序)13。引导程序11是在利用重置信号解除了重置之后最先执行的程序。下载器12是从外部向EEPR0M2下载程序的程序。EEPROM控制例程13是对EEPR0M2进行写入和擦除的程序，由下载器12或下载到EEPR0M2的程序(下面称作EEPR0M2的程序(第一程序))调用来使用。由CPU4执行这些程序。EEPR0M2是能够以字节为单位进行写入和擦除的非易失性存储器。在初始状态下， 存储到EEPR0M2的数据是“高”，通过写入设定为“低”，通过擦除设定为“高”。下面，在本说明书中，所谓“写入”表示将初始状态的区域设定为“高”和“低”中的某一个，所谓“擦除” 表示将所写入的区域设定为初始状态的“高”。此外，所谓“改写”表示“写入和擦除”。EEPR0M2 具有标准区域(第一区域)21 和 OTP (One Time Programmable ( 一次性可编程))区域(第二区域)22。标准区域21和OTP区域22上被分配了不同的地址。标准区域21存储从外部下载的程序以及各种数据。下载到标准区域21的程序被CPU4执行。在本实施方式中，不由EEPR0M2的程序直接向OTP区域22进行改写，而是通过调用存储在ROMl中的EEPR0M2控制例程13，向OTP区域22只进行写入。这一点将在后面进行详细说明。OTP区域22具有数据区域221和管理区域222。数据区域221存储数据OTPA OTPC, OTPO 0TP127，管理区域222存储分别与数据OTPA OTPC、OTPO 0TP127对应的履历信息CONA COMC、CONO C0N127。数据和履历信息分别是1字节。所谓履历信息是对应的数据的写入履历。更具体而言，在对应的数据OTPA OTPC, OTPO 0TP127处于初始状态的情况下，履历信息CONA COMC、CONO C0N127为 FFh (末尾的h表示16进制数)，当进行写入时成为00h。使用该履历信息，能够许可或禁止对应的数据区域221的写入。数据区域221的数据OTPA OTPC对许可和禁止向EEPR0M2下载程序进行控制。 此外，在数据0ΤΡ0 0TP127中，通过禁止由管理区域222的履历信息C0N0 C0N127进行写入，由此存储不想被改写的数据，例如搭载了该半导体集成电路装置100的便携式电话机的电话号码或制造号码等。逻辑电路3具有控制电路31。控制电路31根据从EEPR0M2提供的忙信号BUSY和从 CPU4提供的控制信号，生成写入信号WR、擦除信号ER以及读取信号RD，并提供给EEPR0M2。 利用写入信号WR、擦除信号ER以及读取信号RD的高脉冲，分别进行写入、擦除和读取。此外，在忙信号BUSY为高时，表示处于写入动作中或擦除动作中。并且，逻辑电路3具有寄存器(REG) 32，该寄存器32用于存储信号0TP_ERDIS (擦除控制信号)的值，该信号0TP_ERDIS表示禁止擦除OTP区域22。在控制信号0TP_ERDIS 为低的情况下，许可EEPR0M2的OTP区域22的擦除，在控制信号0TP_ERDIS为高的情况下， 禁止EEPR0M2的OTP区域22的擦除。图2是示出控制电路31的一例的电路框图，该图2(a)示出用于生成写入信号WR 的电路31a，该图2 (b)示出用于生成擦除信号ER的电路31b。此外，图3是用于说明图2 中的各信号的图。被输入到控制电路31中的信号之中的信号N0RM_ADDR、N0RM_WREN、0TP_ ADDR、0TP_WREN、N0RM_EREN、0TP_EREN是由逻辑电路3内的信号生成电路(未图示)来生成，信号CPU_UD则从CPU4输入，信号0TP_ERDIS被存储到寄存器32中。图2(a)所示的用于生成写入信号WR的电路31a具有逻辑积电路(“与电路” )311、 312、314和逻辑和电路(“或电路”)313。在逻辑积电路311中输入信号N0RM_ADDR、N0RM_ WREN。在这些输入均为高的情况下，逻辑积电路311将输出信号设定为高。同样，向逻辑积电路312输入信号0TP_ADDR、0TP_WREN。在这些输入均为高的情况下，逻辑积电路312将输出信号设定为高。在逻辑积电路311、312的输出信号的一个为高的情况下，逻辑和电路 313将输出信号设定为高。并且，在信号CPU_UD为高的情况下，逻辑积电路314将写入信号 WR设定为高。与此同时，从CPU4将进行写入的EEPR0M2上的地址设定到EEPR0M2，向所设定的地址写入数据。 通过CPU4执行EEPROM控制例程13，控制输入到图2的控制电路31中的各信号。 在分配给EEPR0M2的标准区域21的地址被从CPU4输入到逻辑电路3中的情况下，信号 N0RM_ADDR被设定为高。此外，在接收到从CPU4向标准区域21的写入许可命令、且忙信号 BUSY为低的情况下，信号N0RM_WREN被设定为高。之后，在写入期间中，EEPR0M2将忙信号BUSY设定为高，而当写入结束时，将忙信号设定为低。与此同步地，信号N0RM_WREN被设定为低。信号CPU_UD与CPU4的改写命令同步地被设定为高。图2 (b)所示的用于生成擦除信号ER的控制电路31b的结构也几乎与图2 (a)的电路31a相同。不同点在于，存储在寄存器32中的信号0TP_ERDIS的反转信号被输入到逻辑积电路316。当信号0TP_ERDIS为高时，逻辑积电路316的输出信号与信号0TP_ADDR、0TP_ EREN的值无关地被设定为低，不能擦除OTP区域22。在此，当CPU 4不执行存储在ROMl中的程序以外的程序即EEPR0M2的程序的情况下，信号 N0RM_WREN、0TP_WREN、N0RM_EREN、0TP_EREN 被设定为低。由此，不能由 EEI3ROiC 的程序直接进行EEPR0M2的改写。此外，能够由EEPR0M2的程序调用EEPROM控制例程13，来对EEPR0M2的标准区域 21和OTP区域22进行写入。此外，从图2(b)的电路31b可知，信号0TP_ERDIS仅用于禁止OTP区域22的擦除，不能对标准区域21进行擦除。因此，能够由EEPR0M2的程序调用 EEPROM控制例程13来擦除EEPR0M2的标准区域21。接着，分别对使用了图2的控制电路31的标准区域21的写入例程和擦除例程、 OTP区域22的写入例程和擦除例程进行说明。这些例程包含在图1的EEPROM控制例程13中。图4是表示标准区域21的写入例程的流程图。首先，逻辑电路3读取写入目的地的数据，并确认该数据是否为FFh (步骤Si)。在写入目的地的数据不是Fi^h情况下(步骤Sl的“否”)，结束异常。这是因为，若EEPR0M2的性质为正常，则在写入之前为初始状态，即数据成为Fi^h。若写入目的地的数据为FFh (步骤Sl的“是”)，则CPU4向逻辑电路3发送标准区域21的写入许可信号，信号N0RM_WREN被设定为高。此外，CPU4向逻辑电路3发送标准区域21的进行写入的地址，信号N0RM_ADDR被设定为高(步骤S2)。其结果，图2(a)的逻辑积电路311将输出信号设定为高，逻辑和电路313也将输出信号设定为高。并且，CPU4向逻辑电路3发送改写命令，信号CPU_UD被设定为高(步骤S3)。其结果，图2 (a)的逻辑积电路314将写入信号WR设定为高，进行写入。在进行写入的期间，EEPR0M2将忙信号设定为高。之后，当写入结束时，EEPR0M2将忙信号设定为低。逻辑电路3直到忙信号成为低为止进行待机(步骤S4)，然后，进行已经写入到EEPR0M2中的数据的验证。假如验证的结果有异常(步骤S5的“否”)，则设定为异常结束，若没有异常(步骤S5的“是”)，则认为写入结束，并正常结束。图5是示出标准区域21的擦除例程的流程图。图5的擦除例程用于擦除已经写入了任意的数据的区域，所以在不预先确认擦除目的地的数据的这一点不同于图4的写入例程。其他处理与图4的写入例程类似，所以省略说明。如以上所示，能够将EEPR0M2的标准区域21用作不特别限制改写的、能够改写的区域。图6是示出OTP区域22的写入例程的流程图。如上所述，OTP区域22上存在数据区域221和与之对应地存储履历信息的管理区域222。因此，在对数据区域221进行了写入之后，还需要向管理区域222写入履历信息。下面，关于与图4的标准区域21的写入例程相同的一点，省略说明。
首先，逻辑电路3读取写入目的地的数据区域221的数据，确认该数据是否为 FFh (步骤S21)。并且，逻辑电路3读取与写入目的地的数据区域221对应的管理区域222 的履历信息，并确认其履历信息是否为FFh (步骤S22)。假如所对应的管理区域222的履历信息不是FFh，则认为已经进行写入，并异常结束(步骤S22的“否”)。不仅确认数据区域 221还确认管理区域222的履历信息的理由在于，有时在数据区域221中偶然写入Fi^h。若写入目的地的数据区域221的数据和与之对应的管理区域222的履历信息均为 FFh (步骤S21、S22的“是”)，则CPU4向逻辑电路3发送OTP区域22的写入许可信号，并将 OTP WREN设定为高。并且，CPU4向逻辑电路3发送进行写入的数据区域221的地址，并将信号0TP_ADDR设定为高(步骤S23)。其结果，图2 (a)的逻辑积电路312将输出信号设定为高，逻辑和电路313也将输出信号设定为高。并且，CPU4向逻辑电路3发送改写命令，信号CPU_UD被设定为高(步骤S24)。由此，图2 (a)的逻辑积电路314将写入信号WR设定为高，进行写入。并且，当忙信号成为低时，逻辑电路3进行所写入的数据的验证(步骤S25、S26)。通过以上过程，向数据区域221 写入数据。接着，为了将表示已经写入到数据区域221的履历信息写入到管理区域222，CPU4 向逻辑电路3发送OTP区域22的写入许可信号，并将信号0TP_WREN设定为高。并且，CPU4 向逻辑电路3发送与所写入的数据区域221对应的管理区域222的地址，将信号0TP_ADDR 设定为高(步骤S27)。例如，在对数据区域221的数据0TP64进行了写入的情况下，CPU4 向逻辑电路3发送与管理区域222的履历信息C0N64对应的地址。下面，通过同样的过程， 管理区域222的履历信息C0N64被设定为00h，存储着对应的数据区域221的数据0TP64已写入完毕这样的履历信息(步骤S28 S30)。图7是示出OTP区域22的擦除例程的流程图。图7的擦除例程擦除已经写入了任意的数据的区域，所以在不预先确认擦除目的地的数据这一点不同于图6的写入例程。其他处理与图6的写入例程类似，所以省略说明。图8是示出图1的半导体集成电路装置100的各部分的处理动作的一例的流程图。利用该图，说明半导体集成电路装置100整体的处理动作。此外，图1的半导体集成电路装置100在出厂时，设定为OTPA(第一数据)=OTPB(第二数据)=OTPC(第三数据) =FFh0若从重置端子RST输入用于解除重置的信号(步骤S51)，则CPU4执行引导程序 11 (步骤S52)。弓丨导程序11根据存储在OTP区域22的数据区域221中的数据OTPA OTPC 的值，按照以下的过程来使CPU4执行下载器12或EEPR0M2的程序。在出厂之后最初使半导体集成电路装置100动作时，OTPA = FFh(第一值)(步骤 S53的“是”)，所以CPU4执行下载器12(步骤S54)。当执行下载器12时，按照图4的标准区域21的写入例程，从外部经由输入输出端子1/0而输入的程序被下载到EEPR0M2的标准区域21 (步骤S55)。并且，按照图6的OTP区域22写入例程，将数据区域221的数据OTPA 设定为OOh (步骤S56)。数据区域221的数据OTPA在出厂之后一旦被写入，则不会再次被改写。接着，使半导体集成电路装置100动作，解除重置来执行引导程序11(步骤S51、 S52)，则由于 OTPA = OOh (第二值)(步骤 S53 的“否” )，OTPB = FFh (步骤 S57 的“否”)，所以CPU4将信号0TP_ERDIS设定为高(步骤S58)之后，执行EEPR0M2的程序(步骤S59)。 若信号0TP_ERDIS —旦被设定为高，则除了重置之外，不会被设定为低。如上所述，在执行 EEPR0M2的程序之前，信号0TP_ERDIS被设定为高，所以在EEPR0M2的程序被执行的情况下， 图2(b)的逻辑积电路316的输出信号始终被设定为低，不能擦除OTP区域22。结果，能够禁止OTP区域22的改写。在此，在想改写EEPR0M2的程序的情况下(步骤S60的“是”)，按照图6的OTP区域22的写入例程，将数据区域221的数据OTPB设定为OOh (第三值)(步骤S61)。通过由 EEPR0M2的程序调用EEPROM控制例程12，来进行该写入。若在该状态下解除重置来执行引导程序11(步骤S51、S52)，则由于OTPA = OOh (步骤S53的“否” )，OTPB = 00h, OTPC = FFh (步骤S57的“是”)，所以CPU4执行下载器12(步骤S54)。由此，程序再次从外部下载到EEPR0M2(步骤S5Q。并且，CPU4按照图7 的OTP区域的擦除例程来擦除数据区域221的数据0ΤΡΒ，设定为FFh (第四值)(步骤S56)。只要不禁止改写，通过步骤S60、S61的处理，可以进行多次的EEPR0M2的程序的改写。另一方面，在向EEPR0M2下载程序之后，在想要禁止该程序的改写的情况下(步骤 S62的“是”)，将数据区域221的数据OTPB、OTPC设定为OOh (第五值)(步骤S6!3)。通过由EEPR0M2的程序调用EEPROM控制例程13，进行将上述数据设定为OOh的写入。此外，也可以通过下载区12的功能来进行。在该状态下，若解除重置来执行引导程序11(步骤S51、S52)，则由于OTPA = OOh (步骤 S53 的“否”)，OTPB = OTPC = OOh (步骤 S57 的“否”)，所以 CPU4 将信号 0ΤΡ_ ERDIS设定为高(步骤S58)之后，执行EEPR0M2的程序(步骤S59)，由此能够禁止EEPR0M2 的程序的改写。为了改写EEPR0M2的程序，为了在步骤S57进入“是”的分支，需要擦除数据区域 221的数据OTPC来设定为Fi^h。但是，在执行EEPR0M2的程序之前，信号0TP_ERDIS必定设定为高(步骤S58)。因此，图2(b)的控制电路31的逻辑积电路316的输出信号始终设定为低，不能够由EEPR0M2的程序来擦除OTP区域2212的数据区域221的数据0TPC。因此，图8的步骤 S57必定成为“否”，不能改写EEPR0M2的程序。此外，即使EEPR0M2的程序调用了下载器12， 由于在程序被执行(步骤S59)之前，信号0TP_ERDIS被设定为高(步骤S58)，所以不能够擦除数据区域221的数据0TPC。由此，程序的改写被禁止，能够防止程序的非法改写等。并且，由于信号0TP_ERDIS为高，所以也不能擦除数据区域221的数据0ΤΡ0 OTP 127和管理区域222的管理信息C0N0 C0N127的数据。若不能擦除，则图6的步骤S22 成为“否”，所以暂时进行写入，不能对相对应的履历信息被设定为OOh的数据区域221内的数据写入新的数据。如以上所示，执行一次图8的步骤S63，设定为OTPC = 00h，则不仅不能改写 EEPR0M2，还不能改写OTP区域22的数据区域221的数据0ΤΡ0 0TP127。由此，能够将 EEPR0M2内的OTP区域22用作能够禁止改写的区域。例如，通过在对数据区域221进行一次写入之后，设定为OTPB = OTPC = 00h,能够将OTP区域22用作只能进行一次写入的区域。
图9是表示是否能够由ROMl的程序(S卩，引导程序11、下载器12及EEPROM控制例程13)、EEPR0M2的程序以及被EEPR0M2的程序调用的EEPROM控制例程13来改写标准区域21和OTP区域22的图，是集中了以上说明的图。如该图所示，不能由EEPR0M2的程序直接改写区域21和OTP区域22。这是由于如图3所示，在EEI3ROiC的程序被执行的情况下，信号N0RM_WREN、0TP_WREN、N0RM_EREN、0TP_ EREN分别被设定为低。另一方面，若由EEPR0M2的程序调用EEPROM控制例程13，则能够进行标准区域21 的改写和OTP区域22的写入。但是，不能擦除OTP区域22。这是由于如图8所示，在执行 EEPR0M2的程序(步骤S59)之前，禁止擦除OTP区域22的信号0TP_ERDIS必定被设定为高 (步骤S58)。与此相对，除了由EEPR0M2的程序调用的情况之外，能够由ROMl的程序进行标准区域21和OTP区域22的改写。如上所述，在被EEPR0M2的程序调用的情况下，信号0ΤΡ_ ERDIS被设定为高，不能擦除OTP区域22。如上所述，在本实施方式中，在EEPR0M2内设置标准区域21和OTP区域22。并且， 在执行EEPR0M2的程序之前，将用于禁止OTP区域22的擦除的信号0PT_ERDIS设定为高。 因此，不能由EEPR0M2的程序来擦除OTP区域22。因此，将能够将EEPR0M2的标准区域21 用作不限制改写的非易失性存储器，将OTP区域22用作能够禁止改写的区域。结果，不需要在半导体集成电路装置100上搭载两种非易失性存储器，即不能改写的非易失性存储器和能够禁止改写的非易失性存储器的双方，能够抑制制造成本，并且能够将面积小型化。并且，为了切换由数据区域221的数据OTP OTPC执行的程序，能够简单地控制许可或禁止向EEPR0M2下载程序。虽然对特定的实施方式进行了说明，但是这些实施方式仅仅是作为例子来说明的，并没有一体限定本发明的范围。事实上，在不脱离本发明的精神的情况下，在此说明的新的方法和系统能够通过各种其他方式，进一步通过对在此说明的新的方法的系统进行各种省略、追加以及改变来实施。所附的权利要求及其等同的方案试图覆盖所有这种方式或变形例，它们落入本发明的范围和宗旨内。
权利要求
1.一种半导体集成电路装置，具备 非易失性存储器，具有第一及第二区域；存储部，用于存储第二程序，该第二程序用于从外部向上述第一区域下载第一程序；以及运算部，执行上述第一及上述第二程序，对上述第一区域，能通过上述第一程序来写入和擦除，对上述第二区域，不能通过上述第一程序来擦除。
2.根据权利要求1所述的半导体集成电路装置，其中，上述存储部存储用于进行上述非易失性存储器的改写的第三程序， 对上述第一区域，能通过上述第一程序调用上述第三程序进行写入和擦除。
3.根据权利要求1所述的半导体集成电路装置，其中， 对上述第二区域，根据擦除控制信号来擦除，上述运算部在执行上述第一程序之前，将上述擦除控制信号设定为上述第二区域不被擦除。
4.根据权利要求1所述的半导体集成电路装置，其中，上述运算部根据存储在上述第二区域中的数据，判断是否在上述第一区域下载上述第一程序。
5.根据权利要求4所述的半导体集成电路装置，其中， 对上述第二区域，根据擦除控制信号来擦除，上述运算部在判断为不向上述第一区域下载上述第一程序的情况下，在执行上述第一程序之前，将上述擦除控制信号设定为上述第二区域不被擦除。
6.根据权利要求4所述的半导体集成电路装置，其中， 上述第二区域存储第一数据，用于在初次起动时向上述第一区域下载上述第一程序； 第二数据，用于控制是否改写已经下载到上述第一区域中的上述第一程序；以及第三数据，用于禁止改写已经下载到上述第一区域中的上述第一程序。
7.根据权利要求6所述的半导体集成电路装置，其中，在上述第一数据为表示下载上述第一程序的第一值的情况下，上述运算部下载上述第一程序，并且将上述第一数据改写为表示不下载上述第一程序的第二值。
8.根据权利要求6所述的半导体集成电路装置，其中，在改写上述第一程序的情况下，上述运算部将上述第二数据改写为表示改写上述第一程序的第三值。
9.根据权利要求8所述的半导体集成电路装置，其中，在上述第二数据为上述第三值的情况下，上述运算部下载上述第一程序，并且将上述第二数据改写为表示不改写上述第一程序的第四值。
10.根据权利要求6所述的半导体集成电路装置，其中，在禁止上述第一程序的改写的情况下，上述运算部将上述第三数据改写为表示禁止上述第一程序的改写的第五值。
11.根据权利要求5所述的半导体集成电路装置，其中，上述第二区域具有数据区域，存储第一至第三数据；以及管理区域，存储上述第一至第三数据的各自的履历信息。
12.根据权利要求1所述的半导体集成电路装置，其中， 上述第二区域具有数据区域，存储多个数据；以及管理区域，存储上述多个数据的各自的履历信息。
13.根据权利要求12所述的半导体集成电路装置，其中，当改写上述多个数据中的1个时，上述运算部将对应的履历信息改写为表示上述多个数据中的一个被改写的值。
14.一种存储器的管理方法，该存储器具有被下载了第一程序的第一区域和根据擦除控制信号被擦除的第二区域，包括将上述擦除控制信号设定为上述第二区域不被擦除的步骤；以及在设定上述擦除控制信号之后，执行被下载到上述第一区域中的上述第一程序的步马聚ο
15.根据权利要求14所述的存储器的管理方法，具备如下步骤 根据存储在上述第二区域中的数据，判断是否改写上述第一程序。
16.根据权利要求15所述的存储器的管理方法，具备如下步骤在执行上述第一程序的步骤中，在改写上述第一程序的情况下，将存储在上述第二区域中的第二数据改写为第三值，该第三值表示改写上述第一程序，在判断是否改写上述第一程序的步骤中，根据上述第二数据进行判断。
17.根据权利要求16所述的存储器的管理方法，具备如下步骤 根据是否改写上述第一程序的判断结果，改写上述第一程序的步骤；以及将上述第二数据改写为第四值的步骤，该第四值表示不改写上述第一程序。
18.根据权利要求17所述的存储器的管理方法，具备如下步骤在改写上述第二数据的步骤中，由上述第一程序调用用于进行上述存储器的改写的第三程序，来改写上述第二数据。
19.根据权利要求17所述的存储器的管理方法，具备如下步骤在改写上述第二数据的步骤中，改写上述第二数据，并且还改写上述第二数据的履历 fn息ο
20.根据权利要求15所述的存储器的管理方法，具备如下步骤在执行上述第一程序的步骤中，在禁止改写上述第一程序的情况下，将存储在上述第二区域中的第三数据改写为第五值，该第五值表示禁止改写上述第一程序， 在判断是否改写上述第一程序的步骤中，根据上述第三数据来进行判断。
全文摘要
本发明提供半导体集成电路装置及存储器的管理方法。半导体集成电路装置具备非易失性存储器，存储部及运算部。非易失性存储器具有第一及第二区域。存储部存储第二程序，该第二程序用于从外部向上述第一区域下载第一程序。运算部执行上述第一程序及上述第二程序。对上述第一区域，能通过上述第一程序来写入和擦除，对上述第二区域，不能通过上述第一程序来擦除。
文档编号G11C16/06GK102411989SQ201110066579
公开日2012年4月11日 申请日期2011年3月18日 优先权日2010年9月22日
发明者中野宽生 申请人:株式会社东芝