专利名称：具有非易失性半导体存储器件的存储系统的制作方法
技术领域：
这里说明的实施例涉及具有非易失性半导体存储器件的存储系统。
背景技术：
近年，随着半导体存储装置，例如，作为非易失性的半导体存储介质的闪速存储卡的开发，作为主机设备即数字相机等的信息设备的外部存储装置变得普及。伴随主机设备处理的数据的大容量化，闪速存储器也向大容量化及高密度化发展。闪速存储卡中，考虑实现对闪速存储器的数据写入的高速化的方法。但是，存在闪速存储卡的消耗电流增加的问题。
发明内容
本发明提供一种可抑制平均消耗电流的存储系统。根据本发明的一个实施例，存储系统设置了存储部、存储控制器、定时器及定时器控制部。存储部具有可保持数据的非易失性的第1及第2芯片。存储控制器将从主机设备接收的数据同时向第1及第2芯片传送。定时器计测预先设定的错开时间的经过情况。定时器控制部在错开时间刚刚经过后，开始第2芯片的数据写入。本发明可抑制存储系统的平均消耗电流。
图1是实施例的存储系统的概略方框图。图2是实施例的对连接器中的各引脚的信号分配的示图。图3是实施例的存储卡的构成的概略方框图。图4是实施例的存储部的构成的概略方框图。图5是实施例的芯片的内部构成的概略方框图。图6是实施例的存储单元块的部分区域的电路图。图7是第1实施例的并行控制的概略图。图8是第1实施例的并行控制的基本时序图。图9是第1实施例的并行控制的基本流程图。图10是第1实施例的平均消耗电流及忙(busy)错开时间的关系的示图。图11是实施例的平均消耗电流和忙错开时间或数据输入错开时间的关系的示图。图12是第1实施例的平均消耗电流的阈值及忙错开时间的关系的一例的示图。图13是第1实施例的并行控制的时序图的一例。图14是第1实施例的并行控制的时序图的其他例。图15是第2实施例的交错(interleave)控制的概略图。图16是第2实施例的交错控制的基本时序图。
图17是第2实施例的交错控制的基本流程图。图18是第2实施例的平均消耗电流及数据输入错开时间的关系的示图。图19是第2实施例的平均消耗电流的阈值及数据输入错开时间的关系的一例的示图。图20是第2实施例的交错控制的时序图的一例。图21是第2实施例的交错控制的时序图的其他例。图22是第3实施例的主机设备及外部接口部间的数据传送速度和忙错开或数据输入错开时间的关系的示图。图23是第3实施例的平均消耗电流和忙错开或数据输入错开时间的关系的示图。
具体实施例方式以下，参照附图对多个实施例进行说明。附图中，同一符号表示同一或者类似部分。(第1实施例)用图1说明第1实施例中半导体装置的构成。图1是本实施例的存储系统的方框图。对存储系统的总体构成参照附图进行说明。如图1所示，存储系统即存储卡100经由连接器13与主机设备200连接。主机设备200具备对经由连接器13连接的存储卡100 进行访问的硬件及软件。存储卡100与主机设备200连接时被供给电源而工作，对来自主机设备200的访问进行相应的处理。对存储卡的构成进行说明。存储卡100是例如在主机设备200上安装而使用、作为主机设备200的外部存储装置使用的SD存储卡。主机设备200可以是包括处理图像数据或音乐数据等的各种数据的个人计算机、数字相机等的信息处理装置。另外，本实施例中，可以将应用该存储卡100的主机设备200包括在内构成存储系统，也可以不是卡的形态，而是将闪速存储器和控制该闪速存储器的控制器组装到主机设备200而构成存储系统。另外，主机设备200除了上述例举的设备外，也可以是PDA、电子书、数字摄像机、便携电话机等的电子类设备。存储卡100经由连接器13与主机设备200进行信息的收发。存储卡100具备 NAND型闪速存储芯片(简称NAND型闪速存储器或闪速存储器)即存储部(非易失性的半导体存储部)11 ；控制存储部11的存储控制器(卡控制器)12 ；及作为多个信号引脚(引脚 1至引脚9)的连接器13。连接器13与存储控制器12电连接。对连接器13中的引脚1至引脚9的信号的分配例如图2所示。图2是表示引脚1至引脚9和对其分配的信号的表。另外，图2中，SD 模式(1比特、4比特)及SPI模式是按SD存储卡的规格规定的数据传送的工作模式。另外，存储卡100的传送模式根据传送时钟频率等，除了支持最大25MHz的常规速度模式(也称为“NSM”)、支持最大50MHz的高速模式(也称为“HSM”)，还有支持最大104MHz的超高速模式(也称为“UHSM”)等。本发明的实施例，例如在像该超高速模式(UHSM)等那样进行高速数据传送时，若在消耗电流的限制按多个级别进行规定的情况下应用，则可达到相对较好的效果。
数据DATO, DATU DAT2、DAT3分别被分配给引脚7、引脚8、引脚9、引脚1。另夕卜， 卡检测信号CD也被分配给引脚1。指令CMD和相对于该指令CMD的存储卡100的响应信号即响应RES被分配给引脚2。时钟信号CLK被分配给引脚5。电源电压VDD、接地电压VSSl 和接地电压VSS2分别被分配给引脚4，引脚3以及引脚6。另外，存储卡100对在主机设备200设置的卡槽以可插拔的方式形成。在主机设备200设置的主机控制器(未图示)经由引脚1至引脚9与存储卡100内的存储控制器12 进行各种信号及数据的通信。例如，向存储卡100写入数据时，主机控制器将写入指令经由引脚2作为串行信号向存储控制器12传送。此时，存储控制器12响应对引脚5供给的时钟信号，读入供给到引脚2的写入指令。如前述，SD存储卡即存储卡100的数据传送时的工作模式(以下，也称为“传送模式”)规定为SD模式和SPI模式。而且，SD模式的传送模式规定为仅采用数据DATO的1比特模式和采用数据DATO DAT3的4比特模式这两种。另外，存储卡100的传送模式根据传送时钟频率等，有各种各样的传送速度的模式。以4比特总线为宽度单位进行数据传送的SD模式(SD4比特模式)中，数据用的 4个引脚1、引脚7、引脚8、引脚9全部用于数据传送。另一方面，以1比特总线为宽度单位进行数据传送的SD模式(SDl比特模式)中，仅引脚7用于数据传送，不使用数据用的引脚 8、引脚9。另外，规定引脚1用于例如从存储卡100对主机设备200的非同步中断等。SPI模式是1比特总线宽度的传送模式，引脚7用作从存储卡100到主机设备 200的数据信号线(DATA0UT)。引脚2用作从主机设备200到存储卡100的数据信号线 (DATAIN)。引脚8、引脚9不使用。另外，SPI模式中，规定引脚1用于从主机设备200到存储卡100的芯片选择信号CS的发送。另外，在存储卡100初始化时确定使用SD模式还是使用SPI模式。另外，根据来自主机的指令(SET BUS WIDTH)对SD模式的1比特模式和4比特模式进行选择。这里，如前述，写入指令仅利用引脚2串行输入存储控制器12。分配给指令输入的引脚2，如图2所示，被设置在引脚1和接地电位Vss用的引脚3之间。即，连接器13用于主机设备200内的主机控制器和存储卡100的通信。与此相对，存储部11和存储控制器12之间的通信通过NAND型闪速存储器用的存储器接口部(以下，有时也简称NAND总线或NAND接口)21进行。从而，这里虽然未图示， 存储部11和存储控制器12通过例如8比特的输入输出(I/O)线连接。例如，存储控制器12向存储部11写入数据时，存储控制器12经由这些I/O线向存储部11依次发送数据的输入指令80H、列地址、页面地址、数据及编排指令10H(或者高速缓存编排指令15H)。这里，指令80H的"H"表示16进制，实际上，“10000000〃这样的8比特的信号被并行提供给8比特的I/O线。S卩，该外部接口部15中，多比特的指令被并行提供。另外，存储器接口部21中，对存储部11的指令和数据共用相同的I/O线进行通信。这样，主机设备200内的主机控制器和存储卡100通信的接口(连接器1 不同于存储部11和存储控制器12通信的接口(NAND总线21)。说明存储控制器的构成。对图1所示的存储卡100具备的存储控制器的内部构成用图3说明。图3是存储卡100的方框图。
存储部11是非易失性的半导体存储器，包括多个NAND型的闪速存储器。主机设备200发送的数据等在该存储部11存储。另外，也可以存储作为控制程序的固件(系统信
息)等ο连接器13经由总线14与存储控制器12连接。总线14包括CLK线、CMD/RES线、 DATO线、DATl线、DAT2线、CD/DAT3线、VDD线、VSSl线及VSS2线。存储控制器12经由例如8比特总线宽度的总线与存储部11连接。存储控制器12管理存储部11内部的物理状态(例如，在何处的物理块地址包括第几逻辑扇区地址数据，或者，何处的块是删除状态)。存储控制器12具备外部接口部15、 指令控制部16、数据控制部17、MPU (Micro Processing Unit，微处理单元)18、ROM (Read Only Memory，只读存储器)19、RAM (Random Access Memory，随机存取存储器)20、存储器接口部21和定时器(计测部)22。外部接口部15进行存储控制器12和主机设备200之间的接口处理。具体地说， 外部接口部15经由连接器13与主机设备200连接，是基于MPU (控制部)18的控制，按照预定协议对指令或者各种数据等进行收发的功能块。指令控制部16接受从主机设备200发送的指令CMD，并解释该指令CMD。另外，指令控制部16生成对指令CMD的响应信号即响应RES，将该响应RES向主机设备200发送。数据控制部17根据主机设备200发送的指令CMD，进行数据的收发。另外，数据控制部17生成表示存储卡100的工作状态等的状态数据(STATUQ，将该状态数据向主机设备 200发送。MPU18控制存储卡100全体的工作。MPU18在例如存储卡100接受电源供给时，通过向RAM20读出在R0M19和/或存储部11存储的固件(系统信息)来执行预定的处理，在 RAM20作成各种表。另外，MPU18从主机设备200接受写入指令、读出指令或者删除指令等， 对存储部11执行预定的处理、控制介由缓冲器进行的数据传送处理。更具体地说，例如在数据的写入时，发出写入指令。写入指令是按例如NAND接口规定的〃 80H"、“ 10H"等。 另外，MPU18具有对定时器22进行控制的定时器控制部(计测控制部)18a。该定时器控制部18a能够对定时器22设定计测时间，根据来自定时器22的时间计测结束的信号对MPU18 和/或存储器接口部21进行控制。具体地说，定时器控制部18a对存储器接口部21进行控制，控制MPU18发出的写入指令的传送和/或数据的输入(数据输入)的执行(使其延迟)。另外，定时器控制部18a也可以向MPU18供给计测结束的信号。另外，该定时器控制部18a也可以设置在MPU18外。R0M19是存储利用MPU18执行的固件等的存储器。RAM20用作MPU18的操作区域， 是记录固件和/或各种表的存储器。存储器接口部21是进行存储控制器12和存储部11 之间的接口处理的功能块。存储器接口部21接受来自例如定时器控制部18a的时间计测结束的信号等，进行 MPU18对存储部11发出的写入指令的传送和/或数据的输入(数据输入)。另外，虽然图3 中MPU18和存储器接口部21图示为独立的电路块，但存储器接口部21中也可包括例如口 MPU18中的发出写入指令的功能。另外，对于向存储器接口部21的写入指令的设定定时的调节，不采用定时器22也可实现。若利用存储控制器12的内部时钟为一定周期这一情况， 则可控制对芯片的写入定时。具体例为，由RAM20中所存储的固件以指定次数执行冗长的程序命令(例如，到某上限为止，仅单纯递增的循环处理)后，实施写入指令的设定。若使该循环次数增减，则MPU18和/或存储控制器12的内部时钟也随之改变，能以几个时钟为单位对指令发布定时进行调节，进而控制对芯片的写入定时。定时器22以1CLK(时钟)的从上升开始到下降为止的期间为最小单位进行时间的计测(计数)。另外，在时间的计测结束时，定时器22向定时器控制部18a通知该情况。在存储控制器12设置有未图示的缓冲器，将从主机设备200送来的数据写入存储部11时，可暂时地存储一定量的数据(例如，1页面的量)，将从存储部11读出的数据向主机设备200送出时，可暂时地存储一定量的数据。说明存储部的构成。用图4概略地说明存储部11的构成。图4是存储部11的方框图。如图示，存储部11具有多个(例如芯片0 芯片n-1共η个)芯片(非易失性的半导体存储芯片)lla。各芯片Ila是NAND型闪速存储器。说明NAND型闪速存储器的构成。用图5概略地说明芯片Ila的内部构成。图5 是芯片Ila的方框图。如图示，芯片Ila具备存储单元阵列30、行解码器31、列缓冲器(页面缓冲器)32及数据高速缓冲存储器33。说明存储单元阵列30的构成。存储单元阵列30具备多个存储单元块BLK(例如 BLKO BLKm-I共m个)(m是自然数)。存储单元块BLK包括多个页面0 p-1 (ρ是自然数)。页面是指数据一次性写入的单位，是可保持数据的多个存储单元晶体管的集合。另外，数据的删除以存储单元块BLK 为单位进行。即，同一存储单元块BLK内的数据一次性删除。说明芯片Ila具备的行解码器31。行解码器31从存储控制器12接收行地址并解码。行地址包括指定任一存储单元块BLK的块地址和指定任一页面的页面地址。行解码器 31根据行地址，选择任一存储单元块BLK中的任一页面。说明数据高速缓冲存储器。数据高速缓冲存储器33可暂时地保持页面尺寸的数据。数据高速缓冲存储器33在与存储控制器12之间进行数据的收发。即，数据读出时，将从列缓冲器32提供的数据向存储控制器12传送，写入时接收从存储控制器12提供的数据，将其以页面为单位向列缓冲器32传送。说明列缓冲器。列缓冲器32可暂时地保持页面尺寸的数据。列缓冲器32在数据的读出时，将从存储单元阵列30以页面为单位读出的数据暂时地保持，将其向数据高速缓冲存储器33传送。写入时，将从数据高速缓冲存储器33传送来的数据向位线BLO BLn传送，执行数据的以页面为单位的编排(program)。说明存储单元块。用图6详细说明存储单元块BLK的构成。图6是存储单元块 BLK的部分区域的电路图。如图示，存储单元块BLK具备多个NAND单元。各NAND单元包括多个(例如8个) 的存储单元晶体管MT和选择晶体管ST1、ST2。存储单元晶体管MT具备具有在半导体基板上夹着栅绝缘膜形成的电荷蓄积层(例如浮置栅)和在电荷蓄积层上夹着栅间绝缘膜形成的控制栅的层叠栅结构。另外，存储单元晶体管MT的个数不限于8个，可以是16个或32 个，该数目没有限定。存储单元晶体管MT在相邻的存储单元晶体管MT彼此之间共有源、漏。 在选择晶体管ST1、ST2间，其电流通路配置为串联连接。串联连接的存储单元晶体管MT的一端侧的漏区域与选择晶体管STl的源区域连接，另一端侧的源区域与选择晶体管ST2的漏区域连接。同一行的存储单元晶体管MT的控制栅共同连接于字线Wi) WL7之任一，同一行的存储单元的选择晶体管ST1、ST2的栅分别共同连接于选择栅线SGD、SGS。另外，存储单元阵列中同一列的选择晶体管STl的漏共同连接于位线BLO BLq-l(q是自然数)之任一。 选择晶体管ST2的源共同连接于源线SL。上述构成中，数据对于与同一字线WL连接的多个存储单元晶体管MT，一次性写入以及读出。存储单元晶体管MT可保持例如1比特的数据。该场合，对1根字线WL分配1 页面。从而，图6的例中，一个存储单元块BLK包括8页面。另一方面，存储单元晶体管MT 也可以保持多比特。该场合，按每比特进行数据的写入及读出。例如保持2比特的数据时， 对于1根字线WL，与下位比特及上位比特对应地分别分配页面。从而，该场合，图6的例中一个存储单元块BLK包括(8X》=16页面。接着，说明上述构成的存储系统中存储控制器12对存储部11进行的控制。本实施例的存储控制器12可同时访问存储部11中的多个芯片11a。这称为并行控制。说明并行控制的基本工作。对上述并行控制用图7及图8说明。图7是并行控制的概略图，表示了从主机设备传送来的数据(外部数据)向各芯片Ila传送的情形。图8 是并行控制的基本时序图，表示对各芯片Ila的数据的输入、数据写入及就绪/忙(R/B)信号。如图7所示，并行控制中，从主机设备200传送来的数据分割为多个，同时对多个芯片Ila的页面访问(存取)(写入)。更具体地说，一个数据分割为多个(图7的例中为 (n-1)个)数据列DO Dn-I。由主机设备200对各数据列DO Dn-I分配地址。例如对各数据列DO Dn-I分配与芯片0 n-1对应的地址。该场合，各数据列DO Dn-I向芯片0 n-1被并行传送。如图8所示，存储控制器12从时刻t0到时刻tl，对要被写入数据的芯片Ila同时发送数据列。此时，各芯片Ila处于可访问状态(能接收数据的状态)，即Ready (就绪) 状态，因此输出High (高)电平(也简写为H)的R/B信号。在时刻tl，存储控制器12发布写入命令(IOH)。对其响应，各芯片Ila从时刻tl 到时刻t2，进行数据列的写入(编排)。该期间，芯片Ila处于禁止访问的状态(禁止接收数据的状态)，即忙状态，因此输出Low(低)电平(也简写为L)的R/B信号。另外，以下， 把从编排开始到结束为止的时间称为忙时间。本实施例中，为了简单，将忙时间与芯片Ila 的编排时间同等地进行处理。各芯片Ila中编排结束时，各芯片Ila恢复为Ready状态。因此，存储控制器12从时刻t2到时刻t3，向各芯片Ila发送数据列。此后同样，反复进行编排及数据列的发送。说明忙错开(busy shift)。本实施例的存储控制器12在上述并行控制中，进行控制使芯片Ila间的编排开始时刻错开。将其称为“忙错开”。以下，关于忙错开，用图9说明。图9是第1实施例的并行控制的基本流程图，表示了存储系统的工作的流程。另外，本例中，关于对芯片0 芯片n-1的η个芯片同时写入的情况进行说明。首先，存储控制器12在存储卡100接受电源供给时，将R0M19和/或存储部11中记录的固件(系统信息)和/或存储部11中记录的编排错开时间(有时也简称为错开时间、第1期间)的信息在RAM20上展开。该控制由例如MPU18实行(步骤S1001)。接着，从主机设备200向外部接口部15供给包括消耗电流的限制、主机设备200 及存储控制器12间的传送速度等的设定信息(步骤S1002)。MPU18根据上述设定信息，从RAM20提取编排错开时间。此时，例如从在RAM20上展开的表提取编排错开时间。该编排错开时间例如在存储部11预先存储(步骤S1003)。 另外，关于该编排错开时间将在后面详细说明。接着，MPU18在定时器控制部18a设定上述编排错开时间(指令IOH的发布定时)。 然后，定时器控制部18a在定时器22设定上述编排错开时间(步骤S1004)。接着，存储卡100被供给从主机设备200向外部接口部15的写入请求。在存储部11为可写入状态的场合，MPU18向主机设备200返回表示可写入这一情况的响应(步骤 S1005)。接着，从主机设备200经由外部接口部15向数据控制部17供给被分割为多个的数据。该分割的数据不是原始数据的物理分割，而是要被写入的芯片Ila的地址被分割为多个的数据(步骤S1006)。接着，存储控制器12将分割的多个数据列根据其地址向存储部11内的多个芯片 Ila的列缓冲器32分别同时发送(数据输入)。分割的多个数据列在列缓冲器32暂时地保持。然后，MPU18发布写入指令(IOH)(步骤S1007)。定时器控制部18a控制存储器接口部21，根据在定时器22设定的编排错开时间， 使对存储部11的写入指令IOH的传送定时延迟(步骤S1008)。根据定时器22的计测，对各芯片Ila依次进行数据列的写入(步骤S1009)。本实施例中，由内置的定时器22计测时间，按各个芯片Ila错开编排的执行定时。 该情况称为“忙错开”。接着，说明由步骤S1003说明的编排错开时间(忙错开时间)Tbd。将数据列向存储部11内部存储所需时间定义为数据输入时间Tdi，将数据列向存储部11内部存储之后直到实际在存储部11记录为止所需的时间定义为编排时间Tpg。若此时的电量为Q，则没有进行忙错开时的平均消耗电流^ii如以下式(1)。Im = Q/(Tdi+Tpg) (1)进行忙错开时，向全部芯片Ila的存储和编排所需的时间与没有进行忙错开时比，仅延长TbdX (Nc-I)。其中，Nc是全部芯片数。该场合，忙错开时的平均消耗电流Lii如以下式O)。Im = Q/(Tdi+Tpg+Tbd (Nc-I)) (2)从而，获得图10所示关系。图10是平均消耗电流Lii相对忙错开时间Tbd的曲线图。如图示可知，随着忙错开时间Tbd增加，平均消耗电流Lii减少。另外，这里说明的平均消耗电流Lii指从对存储部11的数据列的写入开始到数据列的写入结束为止的消耗电流的平均。另外，图11是表示平均消耗电流的限制和忙错开时间的关系的图表。没有来自外部的平均消耗电流的限制，即图10中为Itl以上的场合，对存储部11的写入速度性能最大时，忙错开时间成为Ttl = O15即，平均消耗电流若没有特别限制，则不必进行忙错开。但是在有限制的场合，根据该限制设定忙错开时间。由存储控制器12进行控制，使得例如来自外部的平均消耗电流限制为I1的场合，忙错开时间成为T1CT1 > 0)，电流限制为I2(I2 < I1) 的场合，忙错开时间成为T2CT2 > T1)，电流限制为Ilri的场合，忙错开时间成为Tm。根据该图 11，可知 I。> I1 > I2 > I3 > . . · > In,Tn > Tlri > Tn_2 > . . · > Τ。= 0。从而，可知随着容许的最大平均消耗电流的减少而增加忙错开时间Tbd即可。说明忙错开时间设定方法。作为忙错开时间(编排错开时间)的设定方法，可以考虑根据平均消耗电流的阈值设定忙错开时间的方法、根据在RAM20展开的表设定忙错开时间的方法，或通过计算与平均消耗电流对应的忙错开时间而进行设定的方法等。首先，说明根据平均消耗电流的阈值设定忙错开时间的方法。作为该方法，MPU18 预先在RAM20准备平均消耗电流的阈值及与上述阈值的大小对应的忙错开时间。这些信息也可以例如从R0M19和/或存储部11向RAM20读出。然后，在从主机设备200传送的设定信息内所设定的消耗电流(要求消耗电流)Is在上述阈值以上的场合，选择忙错开时间 Tbd1 (Tbd1彡0)，比上述阈值低的场合，选择忙错开时间Tbd2CTbd2 > Tbd1)。此时，考虑写入的速度性能，对Tbd2设定上限。这样，以某一个阈值为基准，根据要求消耗电流Is比该阈值高或低可设定忙错开时间。接着，说明根据在RAM20展开的表设定忙错开时间的方法。作为该方法，MPU18预先在RAM20准备多个(例如10 20个左右)的平均消耗电流的阈值及与上述多个阈值对应的忙错开时间。这些信息也可以从例如R0M19和/或存储部11向RAM20读出。然后根据在从主机设备200传送的设定信息内设定的消耗电流(要求消耗电流)选择忙错开时间。 这样，可以以多个阈值为基准设定忙错开时间。该场合，可进行更细的忙错开时间的设定。该平均消耗电流的阈值及忙错开时间的关系的一例，如图12所示，例如与上述导出的⑵式对应。图12是要求消耗电流Is和忙错开时间的关系的曲线图。如图示，要求消耗电流Is为阈值Itl ^ Is >阈值I1的场合，选择与阈值Itl及I1间对应的忙错开时间0及 T1间的TbdtlO)彡Tbd0 < T1)。另外，要求消耗电流Is为阈值I1彡Is >阈值I2的场合，根据上述关系，选择与阈值I0及I1间对应的忙错开时间T1及T2间的Tbd1 (T1 ( Tbd1 < T2)。 另外，要求消耗电流Is在阈值Iltl以下(Is彡Iltl)的场合，根据上述关系，选择与上述阈值 11Q对应的忙错开时间Tltl以上的Tbdltl (Tltl彡Tbdltl)。但是，考虑写入的速度性能，对Tbd10 设定上限，例如Tbd10 = T10。接着，说明通过计算与平均消耗电流对应的忙错开时间而设定的方法。该方法通过在存储控制器12内设置未图示的计算用模拟电路，根据从主机设备200传送的设定信息计算上述⑵式，导出忙错开时间。这样，忙错开时间可变，也可以根据来自主机设备200的要求使忙错开时间为0。说明忙错开的具体例。用图13说明忙错开时间为时间Ta时的具体的并行控制。 图13是第1实施例的并行控制的时序图的一例，表示了从主机设备传送来的数据(外部数据)向各芯片Ila传送的情形。如图13所示，在时刻taO，全部芯片0 n-1为Ready状态。因此，存储控制器12 对芯片0 n-1同时进行数据列的发送。例如为图7的例时，存储控制器12将数据列Dtl Dn-I分别向芯片0 n-1并行地传送。该数据列的传送在时刻taO tal的期间进行。所有的数据列的存储结束后，存储控制器12在时刻tal进行数据列的写入。艮口， MPU18发布写入指令(IOH)，将其供给存储器接口部21。此时，定时器控制部18a控制存储器接口部21，使对芯片1 n-1的数据列的写入指令的发布延迟。更具体地说，存储器接口部21首先向芯片0发布写入指令。从而，芯片0通过进行数据列的写入而成为忙状态。因此，芯片0的R/B信号成为L。然后，定时器22识别到来自芯片0的R/B信号为L这一情况，开始进行由定时器控制部18a设定的忙错开时间Ta的计数(计测)。存储器接口部21在有来自定时器控制部18a的通知时，可对芯片1 n-1 发布写入命令。接着，定时器22计测到从时刻tal起经过设定的忙错开时间Ta时，在该时刻ta2， 向定时器控制部18a通知该情况。然后，定时器控制部18a接受该通知，向存储器接口部21 通知该情况。接受该通知后，存储器接口部21向芯片1发布写入指令。或者，定时器控制部18a也可以命令或请求存储器接口部21对下一芯片1发布数据列的写入指令。从而，芯片1开始数据列的写入。从而，芯片1成为忙状态，芯片1的R/B信号成为L。然后，定时器22识别到来自芯片1的R/B信号为L这一情况，例如使计数(计测)复位，从0开始计数(计测)到由定时器控制部18a设定的忙错开时间Ta为止。接着，定时器22计测到从时刻ta2经过设定的忙错开时间Ta时，在该时刻ta3，通知定时器控制部18a该情况。然后，定时器控制部18a接受该通知，向存储器接口部21通知该情况。接受该通知后，存储器接口部21向芯片2发布写入指令。或者，定时器控制部 18a也可以命令或请求存储器接口部21对下一芯片2发布数据列的写入指令。从而，芯片 2开始数据列的写入。从而芯片2成为忙状态，芯片2的R/B信号成为L。然后，定时器22 识别到来自芯片2的R/B信号为L这一情况，使计测复位，从0开始计测到由定时器控制部 18a设定的忙错开时间Ta为止。同样，定时器控制部18a控制存储器接口部21，在每次从芯片χ (χ是自然数)识别到R/B信号的L时，从时间0计测到时间Ta为止。然后，定时器22对时间Ta的计测结束时，存储器接口部21向芯片χ+1发布数据列的写入指令。这样，每次定时器22计测时间Ta 时，存储器接口部21发布写入指令，直到芯片n-1为止。因而，芯片0 芯片n-1顺序地错开地进行数据列的写入。在对全部芯片Ila的数据列的写入结束的时刻t' aO，全部芯片0 n-1为Ready 状态。因此，存储控制器12对芯片O n-1同时进行数据列的发送。以下同样，反复进行数据列的写入及数据列的发送。接着，用图14说明忙错开时间为时间Tb(Tb> Ta)时的具体的并行控制。图14 是第1实施例的并行控制的时序图的其他例。如图14所示，在时刻tbO，全部芯片O n-1为Ready状态。因此，存储控制器12 对芯片0 n-1同时进行数据列的发送。所有数据列的存储结束后，存储控制器12在时刻tbl进行数据列的写入。艮口， MPU18发布写入指令，将其供给存储器接口部21。此时，定时器控制部18a控制存储器接口部21，使对芯片1 n-1的数据列的写入指令的发布延迟。接着，定时器22计测到从时刻tbl经过设定的忙错开时间Tb时，在该时刻tb2，向定时器控制部18a通知该情况。然后，定时器控制部18a接受该通知，向存储器接口部21 通知该情况。接受该通知后，存储器接口部21向芯片1发布写入指令。从而，芯片1开始数据列的写入。从而，芯片1的R/B信号成为L。然后，定时器22识别到来自芯片1的R/B信号为L这一情况，例如使计测复位，从0开始计测到由定时器控制部18a设定的忙错开时间Tb为止。接着，定时器22计测到从时刻让2经过设定的忙错开时间Tb时，在该时刻tb3，通知定时器控制部18a该情况。然后，定时器控制部18a接受该通知，向存储器接口部21通知该情况。接受该通知后，存储器接口部21向芯片2发布写入指令。从而，芯片2开始数据列的写入。从而芯片2的R/B信号成为L。然后，定时器22识别到来自芯片2的R/B信号为L这一情况，使计测复位，从0开始计测到忙错开时间Tb为止。同样，每次定时器22计测时间Tb时，存储器接口部21发布写入指令，直到芯片 n-1为止。因而，芯片0 芯片n-1顺序地错开地进行数据列的写入。在对全部芯片Ila的数据列的写入结束的时刻t' b0，全部芯片0 n-1为Ready 状态。因此，存储控制器12对芯片0 n-1同时进行数据列的发送。以下同样，反复进行数据列的写入及数据列的发送。如图13及图14所示，可知通过增大忙错开时间Tbd，会减少同时进行数据列的写入的芯片Ila的数目。根据上述实施例，存储系统具备具有可保持数据的非易失性的第1芯片0和第2 芯片1的存储部11 ；向第1芯片0及第2芯片1同时传送从主机设备200接收的数据的存储控制器12 ；计测预先设定的忙错开时间经过的情况的定时器22 ；在忙错开时间刚刚经过后，开始对第2芯片1的数据的写入的定时器控制部18a。另外，存储系统具备可保持不同的多个忙错开时间的RAM20，定时器控制部18a从RAM20中的多个忙错开时间选择其中任一个忙错开时间。并行控制中，为了对多个芯片Ila同时进行写入，消耗电流增大。但是，通过根据来自主机设备200的设定信息使对各芯片Ila的数据列的写入定时错开，可抑制同时进行数据列的写入的芯片Ila的数目，可以抑制平均或瞬间的消耗电流。从而，可抑制在主机设备200要求的平均消耗电流的值以内。结果，可获得可抑制平均消耗电流或瞬间消耗电流的存储系统。(第2实施例)接着，用图15 图21说明第2实施例的存储系统中存储控制器12进行的存储部 11的控制。本实施例的存储控制器12在对存储部11中的芯片Ila的数据列的写入进行当中，可开始对其他芯片Ila的访问。这称为交错控制。另外，该说明中，将与上述第1实施例重复部分的说明省略。说明交错控制的基本工作。上述交错控制用图15及图16说明。图15是交错控制的概略图，表示从主机设备200传送的(外部数据)向各芯片Ila传送的情形。另外，图 16是交错控制的基本时序图，表示各芯片Ila的数据的输入、数据写入及就绪/忙(R/B)信号。另外，本实施例中，作为一例，对芯片0及芯片1这2个芯片Ila进行交错控制。如图15所示，交错控制中，将从主机设备200传送来的数据D' 0向芯片0传送， 在数据D' 0写入芯片0的期间，将从主机设备200传送来的新数据D' 1向不同于芯片0 的芯片1传送并写入。另外，数据D' 0 D' 2p-l是不同的数据。由主机设备200向各数据D' 0 D' 2p-l分配与芯片0或芯片1对应的地址。如图16所示，存储控制器12从时刻t0到时刻tl，对要被写入数据的芯片0发送数据。此时，2个芯片0及芯片1为Ready状态，因此输出High电平的R/B信号。在时刻tl，存储控制器12发布写入命令(IOH)。对其响应，芯片0在时刻tl到时刻t3进行芯片0的数据写入。该期间，芯片0为禁止访问的状态(禁止接收数据的状态) 即忙状态，因此输出Low电平的R/B信号。另外，存储控制器12从芯片0识别到Low电平的R/B信号后，开始对芯片1的数据发送。该期间，芯片1输出High电平的R/B信号。在时刻t2，存储控制器12发布写入命令(IOH)。对其响应，芯片1在时刻t2到时刻t4进行芯片1的数据写入。该期间，芯片1为忙状态，因此输出Low电平的R/B信号。在时刻t3，芯片0的数据写入结束后，芯片0恢复为Ready状态。从而，存储控制器12从时刻t3到时刻t4对芯片0发送数据。以下同样，反复进行编排及数据的发送。说明数据输入错开。本实施例的存储控制器12在上述交错控制中，在芯片Ila间对数据的输入时间进行错开控制。这称为数据输入错开。以下，用图17说明数据输入错开。 图17是第2实施例的交错控制的基本流程图，表示存储系统的工作的流程。另外，本实施例中，说明对芯片0及芯片1这2个芯片同时写入的情况。首先，存储控制器12在存储卡100被供给电源时将R0M19和/或存储部11中记录的固件(系统信息)和/或存储部11中记录的数据输入错开时间(有时也简称错开时间、第1期间)的信息在RAM20上展开。该控制由例如MPU18进行(步骤S2001)。接着，从主机设备200向外部接口部15供给包括消耗电流的限制、主机设备200 及存储控制器12间的传送速度等的设定信息(步骤S2002)。MPU18根据上述设定信息，从RAM20抽出数据输入错开时间。此时，例如从在RAM20 上展开的表抽出数据输入错开时间。该数据输入错开时间在例如存储部11中预先存储(步骤S2003)。另外，关于该数据输入错开时间将在后述详细说明。接着，MPU18在定时器控制部18a设定上述数据输入错开时间(数据的输入定时)。然后，定时器控制部18a在定时器22设定上述数据输入错开时间(步骤S2004)。接着，存储卡100被从主机设备200向外部接口部15供给写入请求。存储部11为可写入状态的场合，MPU18向主机设备200返回表示可写入这一情况的响应(步骤S2005)。接着，数据控制部17从主机设备200经由外部接口部15被供给数据。该数据在存储控制器12内的缓冲器被暂时地保持(步骤S2006)。接着，定时器控制部18a根据上述数据输入错开时间，控制存储器接口部21，使向存储部11传送数据的定时延迟(步骤S2007)。存储控制器12向存储部11的列缓冲器32供给数据(数据输入)。然后MPU18发布写入指令(IOH)(步骤S2008)。通过定时器22的计测，对各芯片Ila依次进行数据的写入(步骤S2009)。本实施例中，由内置的定时器22计测时间，使数据的输入定时错开。接着，说明在步骤S2003中说明的数据输入错开时间Tdd。将数据向存储部11内部存储所需时间定义为数据输入时间Tdi，将从数据向存储部11内部存储开始到实际向存储部11记录为止所需时间定义为编排时间Tpg。平均消耗电流Lii在写入尺寸足够大时，芯片0的最初的Tdi的时间小到可忽视的程度。若此时的电量为Q，则没有进行数据输入错开时的平均消耗电流Lii如以下式(3)。
14Im = Q/(Tdi+Tpg) (3)进行数据输入错开时，对芯片0及芯片1的存储和编排所需时间与没有进行数据输入错开时比，长TddX 2 (Tdd的2倍)。该场合，进行数据输入错开时的平均消耗电流Lii 如以下的式⑷。
Im N Q/(Tdi+Tpg+2Tdd) (4)从而，获得图18所示关系。图18是平均消耗电流Lii相对数据输入错开时间Tdd 的曲线图。如图示，可知随着数据输入错开时间Tdd的增加，平均消耗电流Lii减少。图11是平均消耗电流的限制和数据输入错开时间的关系的图表。来自外部的平均消耗电流的限制为Itl以上的场合，即没有平均消耗电流的限制、对存储部11的写入速度性能最大时，数据输入错开时间成为Ttl = 0。即，平均消耗电流若没有特别限制，则不必进行数据输入错开。但是在有限制的场合，根据该限制设定数据输入错开时间。由存储控制器 12进行控制，使得例如来自外部的平均消耗电流限制为I1的场合，数据输入错开时间成为 T1CT1 > 0)，电流限制为I2 (I2 < I1)的场合，数据输入错开时间成为T2 (T2 > T1)，电流限制为Ilri的场合，数据输入错开时间成为Tm。根据该图11，可知Itl > I1 > I2 > I3 > ... > In, Tn > Tlri > Tn_2 > . . . > T0 = O0从而，可知随着容许的最大平均消耗电流的减少而增加数据输入错开时间Tdd即可。说明数据输入错开时间的设定方法。作为数据输入错开时间的设定方法，与上述第1实施例同样，考虑根据平均消耗电流的阈值设定数据输入错开时间的方法、根据在 RAM20展开的表设定数据输入错开时间的方法或通过计算与平均消耗电流对应的数据输入错开时间而设定的方法等。另外，数据输入错开时间的基本导出方法与上述说明的忙错开时间同样。首先，说明根据平均消耗电流的阈值设定数据输入错开时间的方法。作为该方法， MPU18预先在RAM20准备平均消耗电流的阈值及与上述阈值的大小对应的数据输入错开时间。这些信息也可以例如从R0M19和/或存储部11向RAM20读出。然后，在从主机设备200 传送的设定信息内设定的消耗电流(要求消耗电流)Is为上述阈值以上的场合，选择数据输入错开时间Tdd1CTdd1彡0)，比上述阈值低的场合，选择数据输入错开时间Tdd2CTdd2 > Tdd1)。此时，考虑写入的速度性能，对Tdd2设定上限。这样，以某一个阈值为基准，根据要求消耗电流Is比该阈值高还是低，可设定数据输入错开时间。接着，说明根据在RAM20展开的表设定数据输入错开时间的方法。作为该方法， MPU18预先在RAM20准备多个(例如10 20个左右)的平均消耗电流的阈值及与上述多个阈值对应的数据输入错开时间。这些信息也可以从例如R0M19和/或存储部11向RAM20 读出。然后根据在从主机设备200传送的设定信息内设定的消耗电流(要求消耗电流)选择数据输入错开时间。这样，可以以多个阈值为基准设定数据输入错开时间。该场合，可进行更细的数据输入错开时间的设定。上述平均消耗电流的阈值及数据输入错开时间的关系的一例，如图19所示，例如与上述导出的(2)式对应。图19是要求消耗电流Is和数据输入错开时间的关系的曲线图。 如图示，要求消耗电流Is为阈值Itl ^ Is >阈值I1的场合，选择与阈值Itl及I1间对应的数据输入错开时间0及T1间的Tddtl(0 ( Tdd0 < T1)。另外，要求消耗电流Is为阈值I1彡Is >阈值I2的场合，根据上述关系，选择与阈值Itl及I1间对应的数据输入错开时间T1及T2间的Tdd1Cr1 ( Tdd1 < T2)。另外，要求消耗电流Is在阈值Iltl彡Is的场合，根据上述关系， 选择与上述阈值Iltl对应的数据输入错开时间Tltl以上的TddiciCrici彡Tdd10)。但是，考虑写入的速度性能，对Tddltl设定上限，例如Tddltl = T100接着，说明通过计算与平均消耗电流对应的数据输入错开时间而设定的方法。该方法通过在存储控制器12内设置未图示的计算用模拟电路，根据从主机设备200传送的设定信息计算上述(4)式，导出数据输入错开时间。如上所述，数据输入错开时间可变，也可以根据来自主机设备200的要求使数据输入错开时间为0。说明数据输入错开的具体例。用图20说明数据输入错开时间为时间Tc时的具体的交错控制。图20是第2实施例的交错控制的时序图的一例，表示了从主机设备200传送的数据(外部数据)向各芯片Ila传送的情形。如图20所示，在时刻tcO，芯片0及芯片1为Ready状态。因此，存储控制器12对芯片0进行数据的发送。对芯片0的数据存储结束后，存储控制器12在时刻tcl进行数据的写入。艮口， MPU18发布写入指令，将其供给存储器接口部21。然后，芯片0进行数据的写入。此时，定时器控制部18a控制存储器接口部21，使对芯片1的数据输入延迟。更具体地说，存储器接口部21首先向芯片0发布写入指令。从而，芯片0通过进行数据的写入而成为忙状态。因此，芯片0的R/B信号成为L。然后，定时器22识别到来自芯片0的R/B信号为L这一情况，开始进行由定时器控制部18a设定的数据输入错开时间Tc的计测。存储器接口部21在有来自定时器控制部18a的通知时，可对芯片0或芯片 1进行数据的发送。接着，定时器22计测到从时刻tcl经过设定的数据输入错开时间Tc时，在该时刻 tc2,向定时器控制部18a通知该情况。然后，定时器控制部18a接受该通知，向存储器接口部21通知该情况。接受该通知后，存储器接口部21对芯片1进行数据的发送。或者，定时器控制部18a也可以命令或请求存储器接口部21进行对下一芯片1的数据的发送。从而， 对芯片1进行数据的发送。在时刻tc3，进行对芯片1的数据写入。从而，芯片1的R/B信号成为L。接着，在时刻tc4，芯片0的数据写入结束。从而芯片0成为Ready状态，芯片0的 R/B信号成为H。然后，定时器22识别到来自芯片0的R/B信号为H后，使计测复位，从0 开始计测到由定时器控制部18a设定的数据输入错开时间Tc为止。接着，定时器22计测到从时刻tc4经过设定的数据输入错开时间Tc后，在该时刻 tc5,向定时器控制部18a通知该情况。然后，定时器控制部18a接受该通知，向存储器接口部21通知该情况。接受该通知后，存储器接口部21对芯片0进行数据的发送。或者，定时器控制部18a也可以命令或要求存储器接口部21对下一芯片0进行数据的发送。从而，对芯片0进行数据的发送。同样，定时器22在每次从芯片y (y是0或1)识别到R/B信号的H时，从时间0计测到时间Tc为止。然后，定时器22对时间Tc的计测结束时，存储器接口部21对芯片y进行数据的发送。这样，每次定时器22计测时间Tc时，存储器接口部21进行数据的发送。因而，芯片0及芯片1顺序地错开地进行数据的写入。以下同样，反复进行数据的写入及数据的发送。接着，用图21说明编排错开时间为时间Td(Td > Tc)时的具体的交错控制。图21 是第2实施例的交错控制的时序图的其他例。如图21所示，在时刻tdO，芯片0及芯片1为Ready状态。因此，存储控制器12对芯片0进行数据的发送。对芯片0的数据存储结束后，存储控制器12在时刻tdl进行数据的写入。艮口， MPU18发布写入指令，将其供给存储器接口部21。然后，芯片0进行数据的写入。此时，定时器22控制存储器接口部21，使对芯片1的数据输入延迟。更具体地说，存储器接口部21首先向芯片0发布写入指令。从而，芯片0的R/B信号成为L。然后，定时器22识别到来自芯片0的R/B信号为L这一情况，开始进行由定时器控制部18a设定的数据输入错开时间Td的计测。存储器接口部21在有来自定时器22的通知时，可对芯片0或芯片1进行数据的发送。接着，定时器22计测从时刻tdl经过设定的数据输入错开时间Td后，在该时刻 td2，通知该情况。接受该通知后，存储器接口部21对芯片1进行数据的发送。或者，定时器22也可以命令或要求存储器接口部21对下一芯片1进行数据的发送。从而，对芯片1 进行数据的发送。在时刻td3，进行对芯片1的数据写入。因此，芯片1的R/B信号成为L。接着，在时刻td4，芯片0的数据写入结束。从而芯片0成为Ready状态，芯片0的 R/B信号成为H。然后，定时器22识别到来自芯片0的R/B信号为H这一情况，使计测复位， 从0开始计测到由定时器控制部18a设定的数据输入错开时间Td为止。接着，定时器22计测到从时刻td4经过设定的数据输入错开时间Td后，在该时刻 td5，通知该情况。接受该通知后，存储器接口部21对芯片0进行数据的发送。或者，定时器22也可以命令或要求存储器接口部21对下一芯片0进行数据的发送。从而，对芯片0 进行数据的发送。以下同样，反复进行数据的写入及数据的输入。如图20及图21所示，可知通过增大数据输入错开时间Tdd，可减少对2个芯片Ila 同时进行数据的写入的时间。根据上述实施例，存储系统具备具有可保持数据的非易失性的第1芯片0和第2 芯片1的存储部11 ；向第1芯片0及第2芯片1交互传送从主机设备200接收的数据的存储控制器12 ；计测预先设定的数据输入错开时间经过的情况的定时器22 ；在数据输入错开时间刚刚经过后，使对第2芯片1的数据的输入开始的定时器控制部18a。另外，存储系统具备可保持不同的多个数据输入错开时间的RAM20，定时器控制部18a从RAM20中的多个数据输入错开时间选择其中任一个数据输入错开时间。交错控制中，例如对2个芯片Ila同时进行写入，因此消耗电流增大。但是，通过根据来自主机设备200的设定信息，错开对各芯片1 Ia的数据的输入定时，可抑制对多个芯片Ila同时进行数据写入的时间，可以抑制平均或瞬间的消耗电流。从而，可抑制在由主机设备200要求的平均消耗电流的值以内。结果，可以获得可抑制平均消耗电流或瞬间消耗电流的存储系统。(第3实施例)接着，用图22说明第3实施例的存储系统。本实施例中，根据主机设备200及外部接口部15间的数据传送速度(总线传送速度)，设定忙错开时间或数据输入错开时间。 另外，该说明中，将与上述第1及第2实施例重复的部分的说明省略。图22是主机设备200及外部接口部15间的数据传送速度V和忙错开或数据输入错开时间(也简称错开时间)T的关系的示图。有时主机设备200及存储控制器12间的数据最大传送速度Vx比存储控制器12 及存储部11间的数据最大传送速度Vy (Vy > Vx)慢。另外，设定长的错开时间Τ，会降低存储系统的速度。但是，主机设备200及存储控制器12间的数据最大传送速度Vx比存储控制器12及存储部11间的最大传送速度Vy慢，因此存储系统的数据最大传送速度成为速度Vx。因而，如图12所示，可知即使在0 < T < Tx间设定错开时间T，存储系统的数据最大传送速度也不会降低。上述最小错开时间Tx的求出方法是通过例如外部接口部15导出该主机设备 200及存储控制器12间的数据最大传送速度Vx，向MPU18供给该速度信息。另外，在RAM20 展开在存储部11等存储的表示数据传送速度和错开时间的关系的表。然后，MPU18根据在 RAM20展开的表，导出与最大传送速度Vx对应的最小错开时间Tx。根据上述实施例，存储系统根据来自主机设备200的数据的传送速度，确定忙错开时间或数据输入错开时间(第1期间)。主机设备200及存储控制器12间的数据传送速度比存储控制器12及存储部11 间的数据传送速度慢的场合，存储系统整体的速度性能与主机设备200及存储控制器12间的数据传送速度相关。但是，如图23所示，错开时间T为时间Tx的场合，平均消耗电流Lii成为电流Ιχ(Ιχ < I0) O如图示，可知随着错开时间τ增加，平均消耗电流Lii减少。错开时间在OSTSTx 间即可，因此可以使平均消耗电流比Itl低。从而，通过根据主机设备200及存储控制器12间的数据传送速度而进行忙错开时间、数据输入错开时间T的控制，可以在不降低存储系统整体的速度性能的情况下抑制平均消耗电流。其结果，可以获得在不降低速度性能的情况下抑制平均消耗电流或瞬间消耗电流的存储系统。另外，在上述第1至第3实施例中以SD存储卡作为一例进行了说明，但是，只要是具有同样的总线结构的半导体存储装置，也可适用于其他存储卡、存储器件或内部存储器等，可以实现与存储卡100等同样的作用效果。例如也可以适用于在主机设备内安装有多个存储芯片的半导体装置。另外，存储芯片不限于NAND型闪速存储器，也可以是其他半导体存储器。另外，上述各实施例中，定时器22通过控制存储器接口部21，控制MPU18的写入指令的发布(IOH)和数据的输入(数据输入)的执行。但是，定时器22也可以通过将第1期间的计测结束这一情况通知MPU18，由MPU18控制写入指令的发布(IOH)和数据的输入(数据输入)的执行(使其延迟)。另外，上述第1及第2实施例中，并行控制和交错控制分别进行，但是并行控制和交错控制也可以组合。因而，第1及第2实施例的忙错开和数据输入错开可同时进行。
虽然说明了本发明的几个实施例，但是这些实施例只是作为例子提示，而不是限定发明的范围。这些新实施例也可以以其他各种各样的形态实施，在不脱离发明的要旨的范围，可进行各种省略、置换、变更。这些实施例及其变形是发明的范围和要旨所包括的内容，也是技术方案记载的发明和其均等的范围所包括的内容。
权利要求
1.一种存储系统，其特征在于，具备具有能保持数据的非易失性的第1半导体存储芯片和第2半导体存储芯片的半导体存储部；将从主机设备接收到的数据同时向上述第1半导体存储芯片及上述第2半导体存储芯片传送的存储控制器；对预先设定的第1期间的经过情况进行计测的计测部；以及在上述第1期间刚刚经过后，开始对上述第2半导体存储芯片进行上述数据的写入的控制部。
2.如权利要求1所述的存储系统，其特征在于，在上述第1及第2半导体存储芯片的写入准备状态刚刚结束后，上述控制部开始对上述第1半导体存储芯片进行上述数据的写入，在上述第1期间刚刚经过后，开始对上述第2 半导体存储芯片进行上述数据的写入。
3.如权利要求1所述的存储系统，其特征在于，对上述第1期间设定有上限。
4.如权利要求1所述的存储系统，其特征在于，还具备能保持不同的多个上述第1期间的存储区域，上述控制部从上述存储区域中的上述多个第1期间选择任一个上述第1期间。
5.如权利要求1所述的存储系统，其特征在于，上述第1期间基于来自上述主机设备的数据的传送速度而确定。
6.如权利要求1所述的存储系统，其特征在于，上述存储系统是存储卡。
7.如权利要求1所述的存储系统，其特征在于，上述计测部和上述控制部设置于上述存储控制器。
8.一种存储系统，其特征在于，具备具有能保持数据的非易失性的第1半导体存储芯片和第2半导体存储芯片的半导体存储部；将从主机设备接收到的数据交互向上述第1半导体存储芯片及上述第2半导体存储芯片传送的存储控制器；对预先设定的第1期间的经过情况进行计测的计测部；以及在上述第1期间刚刚经过后，开始对上述第2半导体存储芯片进行上述数据的输入的控制部。
9.如权利要求8所述的存储系统，其特征在于，在上述第1半导体存储芯片的写入准备状态刚刚结束后，上述控制部开始对上述第1 半导体存储芯片进行上述数据的写入，在从开始对上述第1半导体存储芯片进行写入起刚刚经过上述第1期间后，开始上述第2半导体存储芯片的写入准备状态，在上述第2半导体存储芯片的写入准备状态刚刚结束后，上述控制部开始对上述第2半导体存储芯片进行上述数据的写入。
10.如权利要求8所述的存储系统，其特征在于，对上述第1期间设定有上限。
11.如权利要求8所述的存储系统，其特征在于，还具备能保持不同的多个上述第1期间的存储区域，上述控制部从上述存储区域中的上述多个第1期间选择任一个上述第1期间。
12.如权利要求8所述的存储系统，其特征在于，上述第1期间基于来自上述主机设备的数据的传送速度而确定。
13.如权利要求8所述的存储系统，其特征在于，上述存储系统是存储卡。
14.如权利要求8所述的存储系统，其特征在于，上述计测部和上述控制部设置于上述存储控制器。
15.一种存储系统，其特征在于，具备具有能保持数据的非易失性的第1半导体存储芯片和第2半导体存储芯片的半导体存储部；传送从主机设备输出的数据的外部接口部；存储控制器，其基于上述主机设备和上述外部接口部之间的数据传送速度，将从主机设备接收到的数据经由上述外部接口部，同时向上述第1半导体存储芯片及上述第2半导体存储芯片传送或者交互向上述第1半导体存储芯片及上述第2半导体存储芯片传送；计测预先设定的第1期间的经过情况的计测部；以及控制部，其在存储控制器向上述第1半导体存储芯片及上述第2半导体存储芯片同时传送数据时，在上述第1期间刚刚经过后开始对上述第2半导体存储芯片进行上述数据的写入，在向上述第1半导体存储芯片及上述第2半导体存储芯片交互传送数据的存储控制器进行传送时，在上述第1期间刚刚经过后开始对上述第2半导体存储芯片进行上述数据的输入。
16.如权利要求15所述的存储系统，其特征在于，对上述第1期间设定有上限。
17.如权利要求15所述的存储系统，其特征在于，还具备能保持不同的多个上述第1期间的存储区域，上述控制部从上述存储区域中的上述多个第1期间选择任一个上述第1期间。
全文摘要
本发明涉及具有非易失性半导体存储器件的存储系统，其设置有存储部、存储控制器、定时器及定时器控制部。存储部具有能保持数据的非易失性的第1及第2芯片。存储控制器将从主机设备接收到的数据同时向第1及第2芯片传送。定时器计测预先设定的错开时间的经过情况。定时器控制部在错开时间刚刚经过后，开始对第2芯片的数据写入。
文档编号G11C16/06GK102237135SQ20111006634
公开日2011年11月9日 申请日期2011年3月18日 优先权日2010年4月30日
发明者神园明典 申请人:株式会社东芝