专利名称：半导体器件及其操作方法
技术领域：
本发明的示例性实施例涉及半导体设计技术，更具体而言涉及能够使用最大功率下降模式的半导体器件。
背景技术：
一般而言，半导体器件，例如双数据速率同步动态随机存取存储器(DDR SDRAM), 在内部包括模式寄存器组。半导体器件基于设置在模式寄存器组中的值来执行各种操作。 模式寄存器组的值响应于经由多个地址引脚输入的信号而被设置为期望的值。此处，在模式寄存器组中设置值的操作可以由外部命令信号来定义。外部命令信号包括芯片选择信号、行地址选通信号、列地址选通信号和写入使能信号。基于外部命令信号的组合，半导体器件不仅执行模式寄存器组的设置操作，还执行读取操作、写入操作和预充电操作。同时，半导体器件根据市场需求正朝低功率操作方向发展。为了实现低功率操作， 以最大功率下降模式来支持半导体器件。最大功率下降模式是用于使功率消耗最小化的操作模式，并且可以将其定义在半导体器件的规格中。图1是说明现有的在最大功率下降模式中的操作的时序图。这里，“NOP”表示外部命令信号CMD和芯片选择信号CSB具有与半导体器件的操作无关的值。“MRS”表示外部命令信号CMD和芯片选择信号CSB具有用于设置模式寄存器组的值。“VALID”表示外部命令信号CMD和芯片选择信号CSB具有与半导体器件的不同于设置操作的某种操作相对应的值。这里，外部命令信号CMD可以是除芯片选择信号CSB之外的行地址选通信号、列地址选通信号和写入使能信号。下面参照图1来描述进入最大功率下降模式的操作和退出最大功率下降模式的操作。首先，在响应于外部命令信号CMD和芯片选择信号CSB而定义的模式寄存器组的设置操作期间，当模式寄存器组响应于外部地址信号而被设置为指示最大功率下降模式时，半导体器件进入最大功率下降模式MPD_NTR。换言之，当芯片选择信号CSB被使能为逻辑低电平时，模式寄存器组基于外部命令信号CMD来执行设置操作。在设置操作时，模式寄存器组可以响应于外部地址信号而被设置为指示最大功率下降模式。这里，模式寄存器组输出与进入最大功率下降模式的操作相对应的控制信号，且接收外部命令信号CMD和外部地址信号的缓冲器单元响应于所述控制信号而被禁止。因此，半导体器件不执行根据外部命令信号CMD和外部地址信号的缓冲操作，减少了功率消
5耗 ο同时，半导体器件使用芯片选择信号CSB和时钟使能信号CKE来退出最大功率下降模式。换言之，当芯片选择信号CSB被使能为逻辑低电平且时钟使能信号CKE从逻辑低电平转变为逻辑高电平时，半导体器件退出最大功率下降模式MPD_EXT。具体而言，半导体器件响应于外部命令信号CMD、芯片选择信号CSB和外部地址信号来将模式寄存器组设置为具有与最大功率下降模式相对应的值，且基于由所设置的模式寄存器组产生的控制信号来执行进入最大功率下降模式的操作。随后，响应于芯片选择信号CSB和时钟使能信号CKE，半导体器件执行退出最大功率下降模式的操作。因此，半导体器件要将用于芯片选择信号CSB和时钟使能信号CKE的缓冲器元件保持在使能状态以便退出最大功率下降模式。另外，半导体器件接收复位信号以用于控制诸如模式寄存器组的电路的复位操作，且即使在最大功率下降模式期间，也要将接收复位信号的缓冲器元件保持在使能状态。总而言之，当现有的半导体器件进入最大功率下降模式时，用于接收芯片选择信号CSB、时钟使能信号CKE和复位信号的缓冲器元件要始终被保持在使能状态。因此，尽管半导体器件进入了最大功率下降模式，但半导体器件会因为至少三个缓冲器元件而耗费功率。
发明内容
本发明的示例性实施例涉及一种能够在进入最大功率下降模式之后利用最小数量的缓冲器元件来退出最大功率下降模式的半导体器件及其操作方法。所述半导体器件可以通过在所述最大功率下降模式中控制所述缓冲器元件的使能来减少功率消耗。根据本发明的一个示例性实施例，一种半导体器件包括第一缓冲器元件，被配置为对从半导体器件的外部输入的第一模式信号进行缓冲；以及第二缓冲器元件，被配置为通过响应于第一缓冲器元件的输出信号而被使能，来对从外部输入的第二模式信号进行缓冲。根据本发明的另一个示例性实施例，一种半导体器件包括第一正常缓冲器元件和第二正常缓冲器元件，所述第一正常缓冲器元件和所述第二正常缓冲器元件被配置为分别对从半导体器件的外部输入的第一模式信号和第二模式信号进行缓冲；控制信号发生单元，被配置为产生响应于第一正常缓冲器元件的输出信号而被使能的控制信号；以及模式缓冲器单元，被配置为通过响应于控制信号而被使能来缓冲第二模式信号。根据本发明的又一个示例性实施例，一种操作半导体器件的方法包括以下步骤 根据最大功率下降模式进入操作来将除了第一缓冲器元件之外的缓冲器元件禁止；响应于经由第一缓冲器元件输入的第一模式信号来检测与最大功率下降模式退出操作相关的信息；响应于检测到的信息来将接收第二模式信号的第二缓冲器元件使能；以及响应于第一模式信号和第二模式信号来执行最大功率下降模式退出操作。根据本发明的一个示例性实施例的半导体器件可以基于用于执行最大功率下降模式退出操作的第一模式信号和输入至缓冲器元件并响应于第一模式信号而被使能的第二模式信号来执行最大功率下降模式退出操作。换言之，即使仅将用于接收第一模式信号的缓冲器元件使能，所述半导体器件仍可以执行最大功率下降模式退出操作。因此，根据本发明的示例性实施例的半导体器件在执行进入最大功率下降模式的操作之后可以仅消耗除了用于接收复位信号的缓冲器元件之外的一个缓冲器元件的功率。
图1是说明在最大功率下降模式中的现有操作的时序图。图2是说明根据本发明的第一实施例的半导体器件的一部分的结构的框图。图3图示的是图2所示的第一缓冲器元件、第二缓冲器元件、模式退出控制单元 260和控制信号发生单元270的详细配置。图4是说明图3的电路的操作时序的时序图。图5是描述根据本发明的第二实施例的半导体器件的一部分的结构的框图。图6图示的是根据本发明的第三实施例的脉冲检测器。图7是说明图6的脉冲检测器的操作时序的时序图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当解释为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，且将会向本领域技术人员充分传达本发明的范围。在本说明书中，在本发明的各个附图和实施例中相同的附图标记表示相同的部件。图2是说明根据本发明的第一实施例的半导体器件的一部分的结构的框图。参见图2，半导体器件包括焊盘单元210、缓冲单元220、锁存单元230、命令译码单元M0、模式寄存器组250、模式退出控制单元260和控制信号发生单元270。焊盘单元210具有多个焊盘，且经由所述多个焊盘接收复位信号RST、时钟使能信号CKE、芯片选择信号CSB、外部命令信号CMD、外部地址信号ADDR、时钟信号CK和反相时钟信号CKB。缓冲器单元220具有多个缓冲器元件，且对从焊盘单元210输出的复位信号RST、 时钟使能信号CKE、芯片选择信号CSB、外部命令信号CMD、外部地址信号ADDR、时钟信号CK 和反相时钟信号CKB进行缓冲。这里，外部命令信号CMD包括低地址选通信号、列地址选通信号和写入使能信号。具有多个锁存模块的锁存单元230接收来自缓冲器单元220并与芯片选择信号 CSB、外部命令信号CMD、外部地址信号ADDR、时钟信号CK和反相时钟信号CKB相对应的缓冲信号。锁存单元230响应于时钟信号CK和反相时钟信号CKB来锁存与芯片选择信号 CSB、外部命令信号CMD和外部地址信号ADDR相对应的缓冲信号。命令译码单元240对从锁存单元230的锁存模块输出的输出信号ICST和ICMDT进行译码以产生激活控制信号ACT、预充电控制信号PRE、写入控制信号WR、读取控制信号RD、 刷新控制信号REF和模式寄存器控制信号MRS。模式寄存器组250响应于模式寄存器控制信号MRS来储存与锁存单元230的所述多个锁存模块的输出信号中与外部地址信号ADDR相对应的输出信号IADDR。模式寄存器组250根据所储存的值来输出各种控制信号。如果模式寄存器组250
7储存与进入最大功率下降模式的操作——简称为最大功率下降模式进入操作——相对应的值，则模式寄存器组250将最大功率下降模式控制信号MPD_CTR使能。被使能的最大功率下降模式控制信号MPD_CTR将与外部命令信号CMD和外部地址信号ADDR相对应的缓冲器元件禁止。通过所述操作，半导体器件在执行最大功率下降模式进入操作之后不再接收外部命令信号CMD和外部地址信号ADDR。因此，可以减少功率消耗。同时，在最大功率下降模式进入操作时被使能的最大功率下降模式控制信号MPD_ CTR在半导体器件执行退出最大功率下降模式的操作——简称为最大功率下降模式退出操作一时响应于最大功率下降模式复位信号MPD_RST而被禁止。模式退出控制单元260响应于缓冲器单元220的所述多个缓冲器元件的输出信号中与时钟使能信号CKE和芯片选择信号CSB相对应的输出信号来产生最大功率下降模式复位信号MPD_RST。简言之，基于最大功率下降模式复位信号MPD_RST来控制最大功率下降模式退出操作。控制信号发生单元270响应于通过将芯片选择信号CSB缓冲而产生的内部芯片选择信号ICSB来产生控制信号CTR以用来控制将第二缓冲器元件222使能的操作。换言之，根据本发明的第一实施例的用于将时钟使能信号CKE缓冲的第二缓冲器元件222可以在最大功率下降模式进入操作期间响应于芯片选择信号CSB而被使能或禁止。图3图示的是图2所示的第一缓冲器元件、第二缓冲器元件、模式退出控制单元和控制信号发生单元的详细配置。参见图3，第一缓冲器元件221通过将芯片选择信号CSB缓冲来产生内部芯片选择信号ICSB。这里，可以响应于内部复位信号mST、刷新控制信号REF和功率下降模式控制信号PD来控制第一缓冲器元件221的使能和禁止操作。为此目的，第一缓冲器元件221被设计为由接收内部复位信号IRST、刷新控制信号REF和功率下降模式控制信号PD的或非门的输出信号来控制。第二缓冲器元件222通过将时钟使能信号CKE缓冲来产生内部时钟使能信号 ICKE。这里，可以响应于在控制信号发生单元270中产生的控制信号CTR来控制第二缓冲器元件222的使能和禁止操作。由于控制信号发生单元270如上文所述控制第二缓冲器元件222的使能操作，因此控制信号发生单元270包括多路复用模块271和输出模块272。本文中，多路复用模块271响应于最大功率下降模式控制信号MPD_CTR来输出内部芯片选择信号ICSB或输出具有预定的逻辑电平——逻辑低(L)电平——的输出信号。这里，逻辑低(L)电平的输出信号的逻辑电平值可以根据电路设计而改变。由于此示例性实施例说明的是第二缓冲器元件222响应于逻辑高电平而被使能的情况，因此将逻辑低电平的信号输入给多路复用模块271。随后，输出模块272将多路复用模块271的输出信号反相并输出控制信号CTR。换言之，从输出模块272输出的控制信号CTR可以是通过响应于最大功率下降模式控制信号 MPD_CTR将逻辑低电平信号反相而获得的逻辑高电平的信号或者是将内部芯片选择信号 ICSB反相而获得的信号。具体而言，当半导体器件在正常模式中操作时，控制信号CTR为逻辑高电平信号，而当半导体器件执行最大功率下降模式进入操作时，控制信号CTR变为通过将内部芯片选择信号ICSB反相而获得的信号。同时，模式退出控制单元260响应于从第一缓冲器元件221和第二缓冲器元件222 输出的内部芯片选择信号ICSB和内部时钟使能信号ICKE来产生最大功率下降模式复位信号MPD_RST。模式退出控制单元260包括同步模块沈1、延迟模块262和脉冲发生模块沈3。同步模块261通过使内部芯片选择信号ICSB与内部时钟使能信号ICKE同步来产生模式退出信号DET_EXT。延迟模块262将模式退出信号DET_EXT延迟预定的时间并输出延迟模式退出信号。脉冲发生模块263接收延迟模块沈2的输出信号，且通过控制所接收的输出信号的脉冲宽度来产生最大功率下降模式复位信号MPD_RST。图4是说明图3的电路的操作时序的时序图。为了便于描述，描述半导体器件在执行最大功率下降模式进入操作之后的电路的操作时序。参见图2至图4，从外部输入的芯片选择信号CSB是逻辑低电平的脉冲信号，并且从第一缓冲器元件221输出的内部芯片选择信号ICSB与芯片选择信号CSB相同。控制信号发生单元270的多路复用模块271在最大功率下降模式进入操作之后输出内部芯片选择信号ICSB，且输出模块272输出通过将多路复用器模块271的输出信号反相而获得的控制信号CTR。第二缓冲器元件222可以响应于控制信号CTR而被使能或禁止。这里，第二缓冲器元件222在控制信号CTR为逻辑高电平的持续时间内被使能，且第二缓冲器元件222在控制信号CTR为逻辑低电平的持续时间BUF_DIS内被禁止。简言之，根据本发明的第一实施例的第二缓冲器元件222在控制信号CTR为逻辑低电平的持续时间BUF_DIS内被禁止。因此，第二缓冲器元件222可以消除在持续时间BUF_ DIS内的功率消耗。同时，当时钟使能信号CKE在控制信号CTR为逻辑高电平的持续时间内从逻辑低电平转变为逻辑高电平时，模式退出控制单元260的同步模块响应于内部时钟使能信号ICKE——第二缓冲器元件222的输出信号——来将内部芯片选择信号ICSB输出作为模式退出信号DET_EXT。随后，随着模式退出信号DET_EXT经过延迟模块262和脉冲发生模块沈3，模式退出信号DET_EXT变为最大功率下降模式复位信号MPD_RST。半导体器件响应于最大功率下降模式复位信号MPD_RST来控制最大功率下降模式退出操作。最大功率下降模式复位信号MPD_RST被输入至模式寄存器组250以将由模式寄存器组250输出的最大功率下降模式控制信号MPD_CTR禁止。因此，在缓冲器单元220的多个缓冲器元件之中，与外部命令信号CMD和外部地址信号ADDR相对应的缓冲器元件响应于被禁止的最大功率下降模式控制信号MPD_CTR而被使能，这表示执行了半导体器件的最大功率下降模式退出操作。这里，如上文所描述的，最大功率下降模式控制信号MPD_CRT在最大功率下降模式进入操作时被使能以将与外部命令信号CMD和外部地址信号ADDR相对应的缓冲器元件禁止。总而言之，根据本发明的第一实施例的半导体器件可以在半导体器件执行最大功
9率下降模式进入操作之后，即使使用除了与复位信号RST相对应的缓冲器元件之外的缓冲器元件即与芯片选择信号CSB相对应的缓冲器元件也可以执行最大功率下降模式退出操作。在最大功率下降模式中所消耗的功率的量可以最小化。同时，包括多个缓冲器元件的缓冲器单元220被设计为具有高驱动力的电路以便在正常操作期间快速地执行操作。在下文所描述的本发明的第二实施例中，可以通过使用被形成为是具有相对小的驱动力的电路的缓冲器元件来减少在最大功率下降模式退出操作时的功率消耗。图5是描述根据本发明的第二实施例的半导体器件的一部分的结构的框图。为了便于描述，将图2的相同的附图标记赋予相同的构成元件。在下文中，集中描述本发明的第二实施例与图2的实施例的差异。参见图5，半导体器件包括正常缓冲器单元510、模式缓冲器单元520、控制信号发生单元530、锁存单元230、命令译码单元M0、模式寄存器组250和模式退出控制单元沈0。因为图5所示的锁存单元230、命令译码单元M0、模式寄存器组250和模式退出控制单元260与图2所示的锁存单元230、命令译码单元M0、模式寄存器组250和模式退出控制单元260相同，故省略对图5所示的锁存单元230、命令译码单元M0、模式寄存器组 250和模式退出控制单元沈0的描述。正常缓冲器单元接收时钟使能信号CKE。基于最大功率下降模式控制信号MPD_ CTR来控制正常缓冲器单元510的使能和禁止操作。换言之，在最大功率下降模式进入操作时正常缓冲器单元510响应于最大功率下降模式控制信号MPD_CTR而被禁止，而在最大功率下降模式退出操作时正常缓冲器单元 510响应于最大功率下降模式控制信号MPD_CTR而被使能。模式缓冲器单元520是具有比正常缓冲器单元510的驱动力小的驱动力的电路。 模式缓冲器单元520将时钟使能信号CKE缓冲并输出。基于在控制信号发生单元530中产生的控制信号CTR来控制模式缓冲器单元520。控制信号发生单元530可以被设计成接收最大功率下降模式控制信号MPD_CTR和内部芯片选择信号ICSB的与门。因此，当最大功率下降模式控制信号MPD_CTR在最大功率下降模式期间被使能为逻辑高电平时，模式缓冲器单元520响应于被输入成逻辑高电平的脉冲信号的内部芯片选择信号ICSB而被使能。此时，如果时钟使能信号CKE转变为逻辑高电平，则模式退出控制单元260使内部芯片选择信号ICSB与内部时钟使能信号ICKE同步并将最大功率下降模式复位信号MPD_ RST使能。模式寄存器组250响应于最大功率下降模式复位信号MPD_RST而将最大功率下降模式控制信号MPD_CTR禁止，且接收时钟使能信号CKE的正常缓冲器单元510、接收外部命令信号CMD的缓冲器元件和接收外部地址信号ADDR的缓冲器元件被使能。这表明半导体器件执行最大功率下降模式退出操作。如上所述，在根据本发明的第二实施例的半导体器件中，具有小驱动力的模式缓冲器单元520在最大功率下降模式进入操作之后响应于芯片选择信号CSB而被使能。总而言之，根据本发明的第二实施例的半导体器件在最大功率下降模式进入操作之后，即使使用除与复位信号RST相对应的缓冲器元件之外的缓冲器元件即与芯片选择信号CSB相对应的缓冲器元件，也可以执行最大功率下降模式退出操作。在最大功率下降模式中消耗的功率的量可以最小化。另外，在最大功率下降模式退出操作时被使能的模式缓冲器单元520是具有相对小的驱动力的电路，且在最大功率下降模式退出操作时消耗的功率的量也可以最小化。同时，所述示例性实施例说明的是芯片选择信号CSB具有预定的逻辑低电平的脉冲宽度的情况。然而，在下文所描述的第三实施例中所描述的是芯片选择信号CSB的脉冲宽度在最大功率下降模式退出操作期间发生改变的情况。输入至半导体器件的芯片选择信号CSB可以在最大功率下降模式退出操作期间以相对长的脉冲宽度而被输入。因此，在本发明的第三实施例中，还提供了用于在最大功率下降模式退出操作时检测芯片选择信号CSB的长脉冲宽度的脉冲检测器。图6说明的是根据本发明的第三实施例的脉冲检测器。脉冲检测器接收在图5的实施例中所示的内部芯片选择信号ICSB并产生模式检测信号DET_ICS。模式检测信号DET_ICS被输入至控制信号发生单元530或270。这里，在图5的实施例中，脉冲检测器可以替代用于将内部芯片选择信号ICSB反相并将反相的内部芯片选择信号输入至控制信号发生单元530以便符合信号的逻辑电平的反相器。参见图6，脉冲检测器检测在最大功率下降模式退出操作期间输入的具有长脉冲宽度的芯片选择信号CSB。脉冲检测器包括输入单元610、延迟模块620和输出模块630。输入单元610接收内部芯片选择信号ICSB且将内部芯片选择信号ICSB反相。输入单元610可以由反相器形成。延迟模块620将输入单元610输出的信号A延迟预定的时间并将延迟信号输出。 输出模块630响应于输入单元610的输出信号A和延迟模块620的输出信号B来产生模式检测信号DET_ICS。输出模块630可以由与门形成。此处，可以将延迟模块620的延迟时间确定为比与在半导体器件不执行最大功率下降模式退出操作时所输入的芯片选择信号CSB的脉冲宽度相对应的时间长，且比与在半导体器件执行最大功率下降模式退出操作时所输入的芯片选择信号CSB的脉冲宽度相对应的时间短。图7说明的是图6的脉冲检测器的操作时序的时序图。为了便于描述，假定在半导体器件不执行最大功率下降模式退出操作时所输入的芯片选择信号CSB的脉冲宽度对应于“tl”，且在半导体器件执行最大功率下降模式退出操作时所输入的芯片选择信号CSB 的脉冲宽度对应于“t2”。换言之，延迟模块620的延迟时间可以处于从“tl”到“t2”的范围，且时钟使能信号CKE在所产生的模式检测信号DET_ICS的使能持续时间内转变。参见图6和图7，从外部输入的芯片选择信号CSB是逻辑低电平的脉冲信号，且输入单元610的输出信号A是芯片选择信号CSB的反相信号。延迟模块620的输出信号B是通过将输入单元610的输出信号A延迟预定的时间而获得的信号。如在图中所示，芯片选择信号CSB在最大功率下降模式退出操作期间具有脉冲宽度t2，所述脉冲宽度t2长于脉冲宽度tl。因此，从输出模块630输出的模式检测信号DET_ICS变成响应于与t2相对应的芯片选择信号CSB而被使能的脉冲信号，但具有受控的脉冲宽度。随后，模式检测信号DET_ICS被输入至第一实施例的控制信号发生单元270和第二实施例的控制信号发生单元530，且用作控制信号CTR以用于控制接收时钟使能信号CKE 的缓冲器元件。总而言之，根据本发明的第三实施例的半导体器件可以在模式检测信号DET_ICS 处于逻辑低电平的持续时间BUF_DIS内将接收时钟使能信号CKE的缓冲器元件禁止，而在模式检测信号DET_ICS处于逻辑高电平的持续时间内将缓冲器元件使能。在最大功率下降模式中所消耗的功率的量可以最小化/减少。在最大功率下降模式进入操作之后，根据本发明的第一实施例至第三实施例的半导体器件即使使用除与复位信号RST相对应的缓冲器元件之外的缓冲器元件、即与芯片选择信号CSB相对应的缓冲器元件，也可以执行最大功率下降模式退出操作。具体而言，在第二实施例的情况下，由于使用具有小驱动力的缓冲器元件来接收用于最大功率下降模式退出操作的时钟使能信号CKE，所以在最大功率下降模式退出操作时所消耗的功率的量也可以减少。在第三实施例的情况下，由于检测最大功率下降模式退出操作且接收时钟使能信号CK的缓冲器元件基于检测结果仅在期望的持续时间内被使能，因此在最大功率下降模式中所消耗的功率的量可以进一步最小化。根据本发明的示例性实施例的半导体器件能通过在最大功率下降模式中为最少数量的缓冲器元件消耗功率来实现低功率操作。尽管已经参照特定的实施例来描述了本发明，但对于本领域技术人员而言明显的是，在不脱离所附权利要求书中所限定的本发明的精神和范围的情况下，可以作出各种变化和修改。此外，尽管上述的本发明的实施例说明的是半导体器件在接收与最大功率下降模式退出操作相对应的芯片选择信号CSB和时钟使能信号CKE时进行操作的情况，但本发明的概念也可以适用于半导体器件在接收与特定操作模式相对应的信号时进行操作的情况。在本发明的上述实施例中所说明的逻辑门和晶体管可以根据输入信号的极性而以不同的位置和不同的种类来实现。
1权利要求
1.一种半导体器件，包括第一缓冲器元件，所述第一缓冲器元件被配置为对从所述半导体器件的外部输入的第一模式信号进行缓冲；以及第二缓冲器元件，所述第二缓冲器元件被配置为通过响应于所述第一缓冲器元件的输出信号而被使能，来对从外部输入的第二模式信号进行缓冲。
2.如权利要求1所述的半导体器件，还包括模式退出控制单元，所述模式退出控制单元被配置为响应于所述第一缓冲器元件的输出信号和所述第二缓冲器元件的输出信号来控制最大功率下降模式退出操作。
3.如权利要求2所述的半导体器件，还包括模式寄存器组，所述模式寄存器组被配置为响应于外部命令信号来将模式控制信号使能以用于最大功率下降模式进入操作，且响应于所述模式退出控制单元的输出信号来将所述模式控制信号禁止以用于所述最大功率下降模式退出操作。
4.如权利要求3所述的半导体器件，其中，所述第二缓冲器元件在所述最大功率下降模式进入操作期间响应于所述模式控制信号而被禁止。
5.如权利要求1所述的半导体器件，其中，所述第一模式信号是具有预定脉冲宽度的信号，且所述第二模式信号是在预定的时刻转变的信号。
6.如权利要求1所述的半导体器件，其中，所述第一模式信号和所述第二模式信号与所述最大功率下降模式退出操作相对应。
7.如权利要求1所述的半导体器件，其中，所述第一模式信号在正常操作中和在所述最大功率下降模式退出操作中分别具有不同的脉冲宽度。
8.如权利要求7所述的半导体器件，还包括脉冲检测器，所述脉冲检测器被配置为检测在所述最大功率下降模式退出操作时输入的所述第一模式信号的脉冲宽度。
9.如权利要求8所述的半导体器件，其中，所述脉冲检测器在当检测到的所述第一模式信号的脉冲宽度与在所述正常操作中输入的信号的脉冲宽度不同时产生模式检测信号以用于控制所述第二缓冲器元件。
10.如权利要求1所述的半导体器件，其中，所述第一模式信号是外部命令信号，且所述第二模式信号是时钟使能信号。
11.如权利要求1所述的半导体器件，还包括控制信号发生单元，所述控制信号发生单元被配置为响应于所述第一缓冲器元件的输出信号来产生控制信号，其中所述第二缓冲器元件响应于所述控制信号而被使能。
12.如权利要求11所述的半导体器件，其中，所述控制信号发生单元在正常模式中将所述第二缓冲器元件使能，而在最大功率下降模式中响应于所述第一缓冲器元件的输出信号来将所述第二缓冲器元件使能。
13.如权利要求11所述的半导体器件，还包括模式退出控制单元，所述模式退出控制单元被配置为响应于所述第一缓冲器元件的输出信号和所述第二缓冲器元件的输出信号来控制从最大功率下降模式退出的操作。
14.如权利要求13所述的半导体器件，其中，所述模式退出控制单元使所述第一缓冲器元件的输出信号与所述第二缓冲器元件的输出信号同步。
15.如权利要求13所述的半导体器件，还包括模式寄存器组，所述模式寄存器组被配置为响应于外部命令信号来将模式控制信号使能以用于进入所述最大功率下降模式的操作，且响应于所述模式退出控制单元的输出信号来将所述模式控制信号禁止以用于从所述最大功率下降模式退出的操作。
16.如权利要求15所述的半导体器件，其中，所述控制信号发生单元响应于所述模式控制信号和所述第一缓冲器元件的输出信号来将所述第二缓冲器元件使能。
17.如权利要求1所述的半导体器件，其中，所述第二缓冲器元件在第一模式中被使能，且在第二模式中在所述第一模式信号使能的时间段中被使能。
18.一种半导体器件，包括第一正常缓冲器元件和第二正常缓冲器元件，所述第一正常缓冲器元件和所述第二正常缓冲器元件被配置为分别对从所述半导体器件的外部输入的第一模式信号和第二模式信号进行缓冲；控制信号发生单元，所述控制信号发生单元被配置为产生控制信号，所述控制信号响应于所述第一正常缓冲器元件的输出信号而被使能；以及模式缓冲器单元，所述模式缓冲器单元被配置为通过响应于所述控制信号而被使能来缓冲所述第二模式信号。
19.如权利要求18所述的半导体器件，其中，所述模式缓冲器单元的驱动力小于所述第二正常缓冲器元件的驱动力。
20.如权利要求18所述的半导体器件，其中，所述控制信号发生单元在最大功率下降模式中响应于所述第一正常缓冲器元件的输出信号来将所述模式缓冲器单元使能。
21.如权利要求18所述的半导体器件，其中，所述第二正常缓冲器元件在最大功率下降模式中被禁止，而所述第二正常缓冲器元件在正常模式中被使能。
22.如权利要求18所述的半导体器件，还包括模式退出控制单元，所述模式退出控制单元被配置为响应于所述第一正常缓冲器元件的输出信号和所述模式缓冲器单元的输出信号来控制从最大功率下降模式退出的操作。
23.如权利要求22所述的半导体器件，其中，所述模式退出控制单元使所述第一缓冲器元件的输出信号与所述模式缓冲器单元的输出信号同步。
24.如权利要求22所述的半导体器件，还包括模式寄存器组，所述模式寄存器组被配置为响应于外部命令信号来将模式控制信号使能以用于进入最大功率下降模式的操作，且响应于所述模式退出控制单元的输出信号来将所述模式控制信号禁止以用于从所述最大功率下降模式退出的操作。
25.如权利要求M所述半导体器件，其中，响应于所述模式控制信号来控制所述第二正常缓冲器元件的使能操作。
26.如权利要求18所述的半导体器件，其中，所述模式缓冲器单元在正常模式中被禁止，且在最大功率下降模式中在所述第一模式信号的使能时间段中被使能。
27.一种操作半导体器件的方法，包括以下步骤在进入最大功率下降模式的操作时，将除了第一缓冲器元件之外的缓冲器元件禁止；响应于经由所述第一缓冲器元件输入的第一模式信号来检测用于从所述最大功率下降模式退出的操作的信息；响应于所检测到的所述信息来将接收第二模式信号的第二缓冲器元件使能；以及响应于所述第一模式信号和所述第二模式信号来执行从所述最大功率下降模式退出的操作。
28.如权利要求27所述的方法，还包括以下步骤通过执行从所述最大功率下降模式退出的操作来将所述缓冲器元件使能。
29.如权利要求27所述的方法，其中，所述进入最大功率下降模式的操作是响应于外部命令信号和外部地址信号而被定义的。
30.如权利要求27所述的方法，其中，将缓冲器元件禁止的步骤包括产生用于在所述进入操作时将所述第二缓冲器元件禁止的控制信号，以及将第二缓冲器元件使能的步骤包括产生用于在所述退出操作时将所述第二缓冲器元件使能的所述控制信号。
31.如权利要求27所述的方法，其中，所述第一模式信号在正常操作中和在所述退出操作中分别具有不同的脉冲宽度。
32.如权利要求31所述的方法，其中，在检测与从所述最大功率下降模式退出的操作相关的信息的步骤中，检测所述第一模式信号的脉冲宽度。
全文摘要
一种半导体器件包括第一缓冲器元件，被配置为对从半导体器件外部输入的第一模式信号进行缓冲；和第二缓冲器元件，被配置为通过响应于第一缓冲器元件的输出信号而被使能，来对从外部输入的第二模式信号进行缓冲。
文档编号G11C11/413GK102347072SQ20111007358
公开日2012年2月8日 申请日期2011年3月25日 优先权日2010年7月30日
发明者宋清基 申请人:海力士半导体有限公司