专利名称：Sram单元、sram存储器的制作方法
技术领域：
本发明实施例涉及半导体技术领域，特别涉及一种SRAM单元、SRAM存储器。
背景技术：
随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总 产值以每年超过30%的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广 泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读 取速度高等优点而广泛应用于数据的存储。现有的技术提供了一种SRAM单元，请参考图1所示的现有的SRAM单元的电路结 构示意图，所述SRAM单元包括第一 PMOS晶体管11，栅极与字线WL电连接，源极与第一位线BL电连接；第二 PMOS 晶体管12，栅极与字线WL电连接，源极与第二位线BLB电连接；第一 NMOS晶体管13，栅极与第二 PMOS晶体管12的漏极电连接，源极与第一 PMOS 晶体管11的漏极电连接，漏极与VSS电连接；第二 NMOS晶体管14，栅极与第一 PMOS晶体 管11的漏极电连接，漏极与第一 NMOS晶体管13的栅极电连接，源极与VSS电连接，所述第 一 PMOS晶体管11的漏极、第一 NMOS晶体管13的漏极、第二 NMOS晶体管14的栅极的公共 节点构成第一存储节点15，所述第二 PMOS晶体管12的漏极、第一 NMOS晶体管的栅极13、 第二 NMOS晶体管的漏极的公共节点构成第二存储节点16，所述第一 PMOS晶体管11和第二 PMOS晶体管12的栅极接Vdd，所述Vdd的电压等于SARM单元的工作电压。在实际中发现，现有的SRAM单元在待机(Mandby)状态时的状态不稳定，存在数 据丢失或反转的问题。
发明内容
本发明实施例解决的问题是提供了一种SRAM单元、SRAM存储器，提高了 SRAM单 元的稳定性，解决了 SRAM单元的数据丢失或反转的问题。为了解决上述问题，本发明实施例提供了一种SRAM单元，包括至少一个NMOS晶体 管和至少一个PMOS晶体管，还包括电压调整单元，用于在所述SRAM单元待机时，将所述PMOS晶体管所在的衬底电压 降低为SRAM单元工作电压的0. 7 0. 9倍，在所述SRAM单元读/写操作时，所述PMOS晶 体管所在的衬底电压为SRAM单元的工作电压。可选地，所述SRAM单元为4T型SRAM单元，包括第一 PMOS晶体管，栅极与字线电连接，源极与第一位线电连接；第二 PMOS晶体管，栅极与字线电连接，源极与第二位线电连接；第一 NMOS晶体管，栅极与所述第二 PMOS晶体管的漏极电连接，源极接地；第二 NMOS晶体管，栅极与所述第一 PMOS晶体管的漏极电连接，源极接地，漏极与 第一 NMOS晶体管的源极接地，所述第二 NMOS晶体管的栅极与第一 PMOS晶体管的漏极、第一 NMOS晶体管的漏极形成第一存储节点，所述第二 NMOS晶体管的漏极与第一 NMOS晶体管 的栅极、第二 PMOS晶体管的漏极形成第二存储节点，所述第一 PMOS晶体管和/或第二 PMOS晶体管的衬底在所述SRAM单元处于待机 时的电压为SRAM单元工作电压的0. 7 0. 9倍，所述第一 PMOS晶体管和/或第二 PMOS晶 体管的衬底在所述SRAM单元在所述SRAM单元处于读/写操作时的电压为SRAM单元的工 作电压。可选地，所述电压调整单元包括第一电压源，电压值等于所述SRAM单元工作电 压；第二电压源，电压值等于所述SRAM单元工作电压的0. 7 0. 9倍；第一控制开关，一端与所述PMOS晶体管的衬底电连接，另一端与所述第一电压源 电连接，所述第一控制开关在所述SRAM单元读/写操作时闭合，在所述SRAM单元读/写操 作时断开；第二控制开关，一端与所述PMOS晶体管的衬底电连接，另一端与所述第二电压源 电连接，所述第二控制开关的状态与所述第一控制开关的状态相反。可选地，所述电压调整单元包括电源，所述电源电压值等于所述SRAM单元工作电压；可变电阻，一端与所述PMOS晶体管的衬底电连接，另一端与所述电源电连接，所 述可变电阻用于改变电阻值以调整所述PMOS晶体管的衬底上的电压，使得在所述SRAM单 元处于读/写操作时，所述PMOS晶体管的衬底上的电压等于SRAM单元工作电压，在所述 SRAM单元处于待机状态时，所述PMOS晶体管的衬底电压等于所述SRAM单元工作电压的 0. 7 0. 9 倍。一种SRAM单元的SRAM存储器。与现有技术相比，本发明实施例具有以下优点本发明实施例提供的电压调整单元，用于在所述SRAM单元待机时，将所述PMOS晶 体管所在的衬底电压降低为SRAM单元工作电压的0. 7 0. 9倍，从而可以使所述PMOS所 在的衬底处于正向偏置(forward bias)状态，有利于PMOS晶体管内形成漏电流，该漏电流 可以补偿NMOS晶体管内的漏电流，因此可以防止NMOS晶体管的漏电流引起的存储节点的 数据丢失或反转的问题，提高了 SRAM单元的在待机状态的稳定性；并且本发明实施例不需 要对SRAM单元的内部结构和制作方法进行调整，也不需要增加额外的工艺步骤。
图1是现有技术的SRAM单元的电路结构示意图；图2是本发明实施例的SRAM单元的电路结构示意图。
具体实施例方式发明人发现，现有的SRAM单元在待机(Mandby)状态时的状态不稳定，存在数据 丢失或反转的问题。造成上述问题的原因是=NMOS晶体管存在较大的漏电流，而PMOS晶体 管的漏电流较小。具体地结合图1，在待机时，字线WL的电压为高电压，第一PMOS晶体管11 和第二 PMOS晶体管12断开，第一位线BL和第二位线BLB的电压为高电压，以第一存储节点15中存储数据“1”(相当于高电压)、第二存储节点16中存储数据“0”为例(相当于低 电压)，此时，第一 NMOS晶体管13的栅极相当于是低电压信号，因此，第二 NMOS晶体管14 由于栅极的电压为高电压而处于导通状态，第二 NMOS晶体管14的源极与Vss电连接，因此 第二 NMOS晶体管14的漏极(即第二存储节点16)的状态稳定，而第一 NMOS晶体管13处 于关闭状态，但是所述第一 NMOS晶体管13会有漏电流的问题，此时，所述第一 PMOS晶体管 11处于关闭状态，但是所述第一 PMOS晶体管11的漏电流远小于第一 NMOS晶体管13的漏 电流，从而所述第一存储节点15中存储的高电压将由于漏电流而无法稳定，这使得采用现 有标准逻辑工艺制作的SRAM单元在待机状态不稳定。发明人考虑通过提高待机状态的第一 PMOS晶体管11的漏电流，以所述第一 PMOS 晶体管11的漏电流补偿第一 NMOS晶体管13的漏电流。例如，发明人提出通过改变形成所 述第一 PMOS晶体管11的电学参数来达到提高待机状态第一 PMOS晶体管11的漏电流的效 果，但是所述方法需要单独的离子注入、退火等多道工艺步骤和单独的掩膜版，因此所述方 法无法与标准的工艺步骤兼容，由于需要额外的工艺步骤和掩膜版，还会增加SRAM单元的 成本。为了解决上述问题，发明人提出一种SRAM单元，包括至少一个NMOS晶体管和至少 一个PMOS晶体管，还包括电压调整单元，用于在所述SRAM单元待机时，将所述PMOS晶体管所在的衬底电压 降低为SRAM单元工作电压的0. 7 0. 9倍，在所述SRAM单元读/写操作时，所述PMOS晶 体管所在的衬底电压为SRAM单元的工作电压。下面对本发明实施例的技术方案进行详细的说明。为了更好地说明本发明实施例的技术方案，请结合图2所示的本发明一个实施例 的SRAM单元的电路结构示意图。作为一个实施例，所述SRAM单元为4T型SRAM单元，包括第一 PMOS晶体管101，栅极与字线WL电连接，源极与第一位线BL电连接；第二 PMOS晶体管201，栅极与字线WL电连接，源极与第二位线BLB电连接；第一 NMOS晶体管102，栅极与所述第二 PMOS晶体管201的漏极电连接，源极接地 Vss ；第二NMOS晶体管202，栅极与所述第一PMOS晶体管101的漏极电连接，源极接地， 漏极与第一 NMOS晶体管102的源极接地，所述第二 NMOS晶体管202的栅极与第一 PMOS晶 体管101的漏极、第一 NMOS晶体管102的漏极形成第一存储节点301，所述第二 NMOS晶体 管202的漏极与第一 NMOS晶体管102的栅极、第二 PMOS晶体管201的漏极形成第二存储 节点302，电压调整单元303，用于调整所述第一 PMOS晶体管101和/或所述第二 PMOS晶 体管201的衬底的电压，具体地，所述第一 PMOS晶体管101和/或第二 PMOS晶体管201的 衬底在所述SRAM单元处于待机时的电压为SRAM单元工作电压的0. 7 0. 9倍，所述第一 PMOS晶体管101和/或第二 PMOS晶体管201的衬底在所述SRAM单元在所述SRAM单元处 于读/写操作时的电压为SRAM单元的工作电压。所述电压调整单元303在待机时调整所述第一 PMOS晶体管101和/或第二 PMOS 晶体管201的电压为SRAM单元工作电压的0. 7 0. 9倍，目的是使得所述第一 PMOS晶体管101和/或第二 PMOS晶体管201在待机时处于正向偏置状态，从而有利于所述第一 PMOS 晶体管101和/或第二 PMOS晶体管201内形成较大的漏电流，从而该漏电流可以用于弥补 所述第一 NMOS晶体管102或第二 NMOS晶体管202的漏电流，从而可以防止所述第一存储 节点301或第二存储节点302上的存储的“1” (高电压)信号不稳定，从而提高所述SRAM 单元的稳定性。例如，以所述第一存储节点301存储信号为“1”(相当于高电压)，第二存 储节点302存储信号为“0” (相当于低电压)，在待机状态时，所述字线WL上加的电压为高 电压，从而所述第一 PMOS晶体管101和第二 PMOS晶体管201由于栅极施加高电压而处于 关断状态，第二 NMOS晶体管202处于导通状态，其漏极接地Vss (即漏极为低电位)，因此 所述第二 NMOS晶体管202的源极电位能够维持低电压；而对于第一 NMOS晶体管102，由于 其栅极为低电压，因此，所述第一 NMOS晶体管102处于关断状态，所述第一 NMOS晶体管的 101漏电流会影响第一存储节点301的存储数据，但是由于所述电压调整单元303将所述第 一 PMOS晶体管101的衬底电压调整为SRAM单元的工作电压的0. 7 0. 9倍，从而使得所 述第一 PMOS晶体管101处于正向偏置状态，从而第一 PMOS晶体管101内产生较大的漏电 流，所述漏电流自第一 PMOS晶体管的源极流向第一 PMOS晶体管的漏极(即第一存储节点 301)，从而可以弥补所述第一 NM0S102的漏电流，防止所述第一存储节点301的高电压无法 维持稳定。作为本发明的一个实施例，所述SRAM单元有2个NMOS和2个PMOS晶体管，在其 他的实施例中，所述SRAM单元的NMOS晶体管和PMOS晶体管的数目可以有更多。所述SRAM单元的工作电压范围可以为0. 1 50V，例如所述SRAM单元的工作电压 可以为1. 5V、3. 3V或15V等，本领域技术人员可以进行具体的选择和设置。作为一个实施例，所述电压调整单元包括第一电压源，电压值等于所述SRAM单元工作电压；第二电压源，电压值等于所述SRAM单元工作电压的0. 7 0. 9倍；第一控制开关，一端与所述PMOS晶体管的衬底电连接，另一端与所述第一电压源 电连接，所述第一控制开关在所述SRAM单元读/写操作时闭合，在所述SRAM单元读/写操 作时断开；第二控制开关，一端与所述PMOS晶体管的衬底电连接，另一端与所述第二电压源 电连接，所述第二控制开关的状态与所述第一控制开关的状态相反。作为本发明的又一实施例，所述电压调整单元包括电源，所述电源电压值等于所述SRAM单元工作电压；可变电阻，一端与所述PMOS晶体管的衬底电连接，另一端与所述电源电连接，所 述可变电阻用于改变电阻值以调整所述PMOS晶体管的衬底上的电压，使得在所述SRAM单 元处于读/写操作时，所述PMOS晶体管的衬底上的电压等于SRAM单元工作电压，在所述 SRAM单元处于待机状态时，所述PMOS晶体管的衬底电压等于所述SRAM单元工作电压的 0. 7 0. 9 倍。本发明实施例还提供一种SRAM存储器，所述SRAM存储器包括SRAM存储单元，所 述SRAM存储单元包括包括至少一个NMOS晶体管和至少一个PMOS晶体管，还包括电压调整单元，用于在所述SRAM单元待机时，将所述PMOS晶体管所在的衬底电压 降低为SRAM单元工作电压的0. 7 0. 9倍，在所述SRAM单元读/写操作时，所述PMOS晶体管所在的衬底电压为SRAM单元的工作电压。所述SRAM单元还包括控制单元，用于根据 外部对所述SRAM单元操作对所述电压调整单元和NMOS晶体管、PMOS晶体管提供控制信号， 从而实现所述SRAM单元的存储功能。综上，本发明实施例提供的电压调整单元，用于在所述SRAM单元待机时，将所述 PMOS晶体管所在的衬底电压降低为SRAM单元工作电压的0. 7 0. 9倍，使所述PMOS所在 的衬底处于正向偏置(forward bias)状态，从而有利于PMOS晶体管内形成漏电流，该漏电 流可以补偿NMOS晶体管内的漏电流，因此可以防止NMOS晶体管的漏电流引起的存储节点 的数据丢失或反转的问题，提高了 SRAM单元的在待机状态的稳定性；并且本发明实施例不 需要对SRAM单元的内部结构和制作方法进行调整，也不需要增加额外的工艺步骤。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种SRAM单元，包括至少一个NMOS晶体管和至少一个PMOS晶体管，其特征在于，还 包括电压调整单元，用于在所述SRAM单元待机时，将所述PMOS晶体管所在的衬底电压降低 为SRAM单元工作电压的0. 7 0. 9倍，在所述SRAM单元读/写操作时，所述PMOS晶体管 所在的衬底电压为SRAM单元的工作电压。
2.如权利要求1所述的SRAM单元，其特征在于，所述SRAM单元为4T型SRAM单元，包括第一 PMOS晶体管，栅极与字线电连接，源极与第一位线电连接；第二 PMOS晶体管，栅极与字线电连接，源极与第二位线电连接；第一 NMOS晶体管，栅极与所述第二 PMOS晶体管的漏极电连接，源极接地；第二 NMOS晶体管，栅极与所述第一 PMOS晶体管的漏极电连接，源极接地，漏极与第 一 NMOS晶体管的源极接地，所述第二 NMOS晶体管的栅极与第一 PMOS晶体管的漏极、第一 NMOS晶体管的漏极形成第一存储节点，所述第二 NMOS晶体管的漏极与第一 NMOS晶体管的 栅极、第二 PMOS晶体管的漏极形成第二存储节点，所述第一 PMOS晶体管和/或第二 PMOS晶体管的衬底在所述SRAM单元处于待机时的 电压为SRAM单元工作电压的0. 7 0. 9倍，所述第一 PMOS晶体管和/或第二 PMOS晶体管 的衬底在所述SRAM单元在所述SRAM单元处于读/写操作时的电压为SRAM单元的工作电 压。
3.如权利要求1所述的SRAM单元，其特征在于，所述电压调整单元包括第一电压源，电压值等于所述SRAM单元工作电压；第二电压源，电压值等于所述SRAM单元工作电压的0. 7 0. 9倍；第一控制开关，一端与所述PMOS晶体管的衬底电连接，另一端与所述第一电压源电连 接，所述第一控制开关在所述SRAM单元读/写操作时闭合，在所述SRAM单元读/写操作时 断开；第二控制开关，一端与所述PMOS晶体管的衬底电连接，另一端与所述第二电压源电连 接，所述第二控制开关的状态与所述第一控制开关的状态相反。
4.如权利要求1所述的SRAM单元，其特征在于，所述电压调整单元包括电源，所述电 源电压值等于所述SRAM单元工作电压；可变电阻，一端与所述PMOS晶体管的衬底电连接，另一端与所述电源电连接，所述可 变电阻用于改变电阻值以调整所述PMOS晶体管的衬底上的电压，使得在所述SRAM单元处 于读/写操作时，所述PMOS晶体管的衬底上的电压等于SRAM单元工作电压，在所述SRAM 单元处于待机状态时，所述PMOS晶体管的衬底电压等于所述SRAM单元工作电压的0. 7 0. 9 倍。
5.一种包括如权利要求1所述的SRAM单元的SRAM存储器。
全文摘要
本发明实施例提供一种SRAM单元、SRAM存储器，所述SRAM单元包括至少一个NMOS晶体管和PMOS晶体管，还包括电压调整单元，用于在所述SRAM单元待机时，将所述PMOS晶体管所在的衬底电压降低为SRAM单元工作电压的0.7～0.9倍，在所述SRAM单元读/写操作时，所述PMOS晶体管所在的衬底电压为SRAM单元的工作电压。本发明实施例提高了SRAM单元待机状态的稳定性。
文档编号G11C11/413GK102148057SQ201110117370
公开日2011年8月10日 申请日期2011年5月6日 优先权日2011年5月6日
发明者胡剑 申请人:上海宏力半导体制造有限公司