专利名称：集成电路装置的制作方法
技术领域：
本发明涉及集成电路装置，详细地说，涉及具备搭载了以规定电压操作的集成电路的多个集成电路芯片和搭载了可将电源侧电压升压到规定电压后供给多个集成电路芯片的集成电路的升压供电电路的介入层的集成电路装置。
背景技术：
以前，作为该种集成电路装置，提出了具备搭载了闪速存储器的多个闪速存储器芯片，将各闪速存储器芯片的闪速存储器分为多个存储体，通过存储交织读写数据，同时从各闪速存储器芯片分别并行地进行数据读写的装置(例如，参照非专利文献1)。该装置中， 通过这样的控制可高速读写数据。专利文献1 Chanik Park, Prakash Talawar, Daesik Won, MyungJinJung, JungBeen Im, Suksan Kim and Youngjoon Choi，“A HighPerformance Controller for NAND Flash-based Solid State Disk(NSSD)”，IEEE Non-Volatile Semiconductor Memory Workshop，pp. 17—20，February 2006。上述的集成电路装置中，一般，数据读写时的闪速存储器芯片越多则消耗功率越大，因此，进行减少操作的闪速存储器芯片的数，使消耗功率的抑制优先于数据传送的高速化的控制，适当变化实际操作的闪速存储器芯片的数。另外，上述的集成电路装置中，一般搭载将向闪速存储器写入数据时所必要的写入用高电压供给各闪速存储器芯片的闪速存储器的升压转换器，但是由升压转换器进行升压的途中实际操作的闪速存储器芯片的数即升压转换器的负载若变化，则有电压无法适当升压的情况。例如，在升压转换器升压的途中操作的闪速存储器芯片的数增加而负载增加时，若以与增加前相同的导通时间控制升压转换器的开关元件，则电压达到写入用的高电压为止所需的时间增加。另外，升压中操作的闪速存储器芯片的数减少，升压转换器的负载减少时，若以与芯片数的减少前相同的时间控制升压转换器的开关元件，则与需要相比过早输出写入用的高电压，消耗了无谓的功率。从而，期望根据操作芯片数的增减可更适当地使电压升压。
发明内容
本发明的集成电路装置的主要目的是，根据采用升压供电电路供给的电压而操作的集成电路芯片的数，可更适当地使电源电压升压到规定电压。本发明的集成电路装置为了达成上述的主要目的，采用以下的手段。本发明的第1集成电路装置，其特征在于，具备多个集成电路芯片，其搭载有在规定电压操作的集成电路；和介入层，其搭载有升压供电电路，其可将从电源侧供给的电源侧电压升压到上述规定电压后供给上述多个集成电路芯片的集成电路；和芯片控制电路，其选择上述多个集成电路芯片中的至少一个集成电路芯片，并以使上述选择的集成电路芯片的集成电路采用从上述升压供电电路供给的电压进行操作的方式控制上述集成电路；
其中，上述芯片控制电路是根据规定的控制信号可变更上述选择的集成电路芯片的数的电路；上述升压供电电路具备升压转换器，其具备在被供给上述电源侧电压的输入端子和向上述集成电路芯片的集成电路供给电压的输出端子之间串联连接的电感器；在上述电感器和上述输出端子之间串联连接，将电流整流为从上述输入端子朝向上述输出端子的方向的整流元件；和在上述电感器和上述整流元件之间，从上述电感器看，与上述输出端子并联连接的开关元件；芯片数检测电路，其在执行以使上述升压转换器的输出端子的电压即输出端子电压达到上述规定电压的方式控制上述开关元件的升压开关控制的途中，在上述输出端子电压下降时，根据该下降后的输出端子电压，检测采用从上述升压供电电路供给的电压进行操作的集成电路芯片的数即操作芯片数；和开关控制电路，其生成根据上述检测的操作芯片数调节的导通时间及截止时间的控制用时钟信号，采用该生成的控制用时钟信号，执行上述升压开关控制。该本发明的第1集成电路装置中，芯片数检测电路，在执行以使升压转换器的输出端子的电压即输出端子电压达到规定电压的方式控制开关元件的升压开关控制的途中， 在输出端子电压下降时，根据下降后的输出端子电压，检测采用从升压供电电路供给的电压进行操作的集成电路芯片的数即操作芯片数，开关电路生成根据检测的操作芯片数调节的导通时间及截止时间的控制用时钟信号，采用生成的控制用时钟信号，执行升压开关控制。从而，可根据操作芯片数，更适当地执行升压开关控制，更适当地使电源侧电压升压到规定电压。这样的本发明的第1集成电路装置中，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从第ι芯片数变更为比该第1芯片数多的第2芯片数的电路，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子的电压从第1判定用参考电压以上的电压达到小于第2判定用参考电压时，检测上述操作芯片数作为上述第2芯片数，上述第2判定用参考电压为用于判定上述操作芯片数从上述第1芯片数变更到上述第2芯片数的情况的电压，且小于上述第1判定用参考电压。另外，本发明的第1集成电路装置中，上述升压供电电路的芯片数检测电路具备 增加侧参考电压生成输出电路，其生成并输出随着上述输出端子电压越高而倾向于越高的上述第1判定用参考电压及上述第2判定用参考电压；和增加侧检测电路，其在执行上述升压开关控制的途中，在上述输出端子的电压从上述生成的第1判定用参考电压以上的电压达到小于上述生成的第2判定用参考电压的电压时，检测上述操作芯片数作为上述第2芯片数。在执行升压开关控制的途中，输出端子电压变化，因此，若第1判定用参考电压及第2 判定用参考电压与输出端子电压无关而设为一定的值，则有无法适当检测操作芯片数的情况，但是，通过由参考电压生成输出电路生成随着输出端子电压越高而具有越高倾向的第1 判定用参考电压及第2判定用参考电压，采用这样生成的第1判定用参考电压及第2判定用参考电压检测操作芯片数，可更适当地检测操作芯片数，更适当地使电源侧电压升压到规定电压。
而且，本发明的第1集成电路装置中，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从上述第ι芯片数变更为上述第2芯片数或从上述第1芯片数变更为比上述第2芯片数多的第3芯片数的电路，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压从上述第1判定用参考电压以上的电压达到小于上述第2判定用参考电压且在第3判定用参考电压以上的电压时，检测上述操作芯片数作为上述第2芯片数，在上述输出端子电压从上述第1判定用参考电压以上的电压达到小于上述第3判定用参考电压的电压时，检测上述操作芯片数作为上述第3芯片数。这样，即使芯片控制电路是可将选择的集成电路芯片的数从第1芯片数变更为第2芯片数或从第1芯片数变更为比第2芯片数多的第3芯片数的电路的场合，也可更适当地检测操作芯片数，更适当地使电源侧电压升压到规定电压。本发明的第1集成电路装置中，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压在规定期间内上升到规定电压以上时，根据该上升后的输出端子电压检测上述操作芯片数。这样，可更适当地检测操作芯片数，更适当地使电源侧电压升压到规定电压。另外，在执行升压开关控制的途中，输出端子电压上升到规定上升电压以上时，根据上升后的输出端子电压检测操作芯片数的本发明的第1集成电路装置中，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从第4芯片数变更为比该第4芯片数少的第5芯片数的电路，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压成为第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述第3判定用参考电压后，在规定时间内，超过第4判定用参考电压时，检测上述操作芯片数作为上述第5芯片数，上述第4判定用参考电压为用于判定上述操作芯片数从上述第4芯片数变更到上述第5芯片数的情况的电压，且高于上述第3判定用参考电压。这样，可更适当地检测操作芯片数，更适当地使电源侧电压升压到规定电压。而且，在执行升压开关控制的途中，输出端子电压上升到规定上升电压以上时，根据上升后的输出端子电压检测操作芯片数的本发明的第1集成电路装置中，上述升压供电电路的芯片数检测电路具备减少侧参考电压生成输出电路，其生成并输出随着上述输出端子电压越高而倾向于越高的上述第3判定用参考电压及上述第4判定用参考电压；和减少侧检测电路，其在执行上述升压开关控制的途中，在上述输出端子电压成为上述生成的第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述生成的第 3判定用参考电压后，在上述规定时间内，超过上述生成的第4判定用参考电压时，检测上述操作芯片数作为上述第5芯片数。在执行升压开关控制的途中，输出端子电压变化，因此，若第3判定用参考电压及第4判定用参考电压与输出端子电压无关而设为一定的值，则有无法适当检测操作芯片数的情况，但是，通过由减少侧参考电压生成输出电路生成随着输出端子电压越高而具有越高倾向的第3判定用参考电压及第4判定用参考电压，采用这样生成的第3判定用参考电压及第4判定用参考电压检测操作芯片数，可更适当地检测操作芯片数，更适当地使电源侧电压升压到规定电压。而且，在执行升压开关控制的途中，输出端子电压上升到规定上升电压以上时，根据上升后的输出端子电压检测操作芯片数的本发明的第1集成电路装置中，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从上述第4芯片数变更为上述第5芯片数或从上述第4芯片数变更为比上述第5芯片数少的第6芯片数的电路，上述升压供电电路的上述芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压成为上述第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述第3判定用参考电压后，在规定时间内，成为比上述第4判定用参考电压高且在比上述第4判定用参考电压高的第5判定用参考电压以下时，检测上述操作芯片数作为上述第5芯片数，在上述输出端子电压成为上述第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述第3判定用参考电压后，在规定时间内，成为比上述第5 判定用参考电压高时，检测上述操作芯片数作为上述第6芯片数。这样，即使芯片控制电路是可将根据规定的控制信号选择的集成电路芯片的数从第4芯片数变更为第5芯片数或从第4芯片数变更为比第5芯片数少的第6芯片数的电路时，也可更适当地检测操作芯片数， 更适当地使电源侧电压升压到规定电压。本发明的第2集成电路装置，其特征在于，具备多个集成电路芯片，其搭载有在规定电压操作的集成电路；和介入层，其搭载有升压供电电路，其可将从电源侧供给的电源侧电压升压到上述规定电压后供给上述多个集成电路芯片的集成电路；和芯片控制电路，其选择上述多个集成电路芯片中的至少一个集成电路芯片，并以使上述选择的集成电路芯片的集成电路采用从上述升压供电电路供给的电压进行操作的方式控制上述集成电路；其中，上述芯片控制电路是根据规定的控制信号可变更上述选择的集成电路芯片的数的电路；上述升压供电电路具备升压转换器，其具备在被供给上述电源侧电压的输入端子和向上述集成电路芯片的集成电路供给电压的输出端子之间串联连接的电感器；在上述电感器和上述输出端子之间串联连接，将电流整流为从上述输入端子朝向上述输出端子的方向的整流元件；和在上述电感器和上述整流元件之间，从上述电感器看，与上述输出端子并联连接的开关元件；芯片数检测电路，其在执行以使上述升压转换器的输出端子的电压即输出端子电压达到上述规定电压的方式控制上述开关元件的升压开关控制的途中，在上述输出端子电压在规定期间内上升到规定电压以上的电压时，根据该上升后的输出端子电压，检测采用从上述升压供电电路供给的电压进行操作的集成电路芯片的数即操作芯片数；开关控制电路，其生成根据上述检测的操作芯片数调节的导通时间及截止时间的控制用时钟信号，采用该生成的控制用时钟信号，执行上述升压开关控制。该本发明的第2集成电路装置中，芯片数检测电路，在执行以使升压转换器的输出端子的电压即输出端子电压达到规定电压的方式控制开关元件的升压开关控制的途中， 在输出端子电压上升到规定上升电压量以上时，根据上升后的输出端子电压，检测采用从升压供电电路供给的电压进行操作的集成电路芯片的数即操作芯片数，开关电路生成根据检测的操作芯片数调节的导通时间及截止时间的控制用时钟信号，采用生成的控制用时钟信号，执行升压开关控制。从而，可根据操作芯片数，更适当地执行升压开关控制，更适当地使电源侧电压升压到规定电压。
这样的本发明的第1、第2集成电路装置中，上述开关控制电路，在上述检测的操作芯片数为规定数以下时，生成以使伴随上述升压开关控制的消耗功率的降低优先于上述输出端子电压的迅速上升的方式调节的导通时间及截止时间的上述控制用时钟信号，在上述检测的操作芯片数超过上述规定数时，生成以使上述输出端子电压的迅速上升优先于伴随上述升压开关控制的消耗功率的降低的方式调节的导通时间及截止时间的上述控制用时钟信号。这样，在操作芯片数在规定数以下时，可使伴随升压开关控制的消耗功率的降低优先于输出端子电压的迅速上升的同时使电源电压升压到规定电压。另外，在操作芯片数超过规定数时，可使输出端子电压的迅速上升优先于伴随升压开关控制的消耗功率的降低的同时使电源电压升压到规定电压。另外，本发明的第1、第2集成电路装置中，上述集成电路芯片搭载的集成电路可以是闪速存储器。
图1是本发明一实施例的作为计算机的内部存储装置的SSD(SolidState Disk 固态硬盘)10的构成概略的构成图。图2是NAND控制器32及M个闪速存储器芯片22的构成概略的构成图。图3是在介入层30搭载的升压电路40的构成概略的电路图。图4是参考电压发生电路56的构成概略的电路图。图5是操作信道数Nch从1个增加到16个时的输出端子电压Vpgm的时间变化的一例说明图。图6是操作信道数Nch从16个减少到1个时的输出端子电压Vpgm的时间变化的一例说明图。图7是判定用参考电压Vrefl、Vref2、Vref3的时间变化的一例说明图。图8是增加侧检测电路58的构成概略的电路图。图9是减少侧检测电路60的构成概略的电路图。图10是导通截止时间设定用表的一例说明图。图11是振荡器76的构成概略的电路图。图12是操作信道数Nch和上升时间的一例说明图。图13是操作信道数Nch和一个信道的消耗功率的一例的说明图。图14是变形例的升压转换器42B的构成概略的电路图。
具体实施例方式接着，用实施例说明实施本发明的方式。图1是本发明一实施例的作为计算机的内部存储装置的SSD(SolidState Disk 固态硬盘)10的构成概略的构成图。SSDlO具备作为搭载了 DRAM(Dynamic Random Access Memory，动态随机存取存储器)的硅芯片的DRAM芯片20 ；作为搭载了 NAND型的闪速存储器的硅芯片的多个层叠的闪速存储器芯片22 ；在最上面配置的介入层(interpOSer)30。从没有图示外部的电源向SSDlO供给作为电源电压的电压Vl (例如，1. 6V、1. 8V、2. OV等)，实施例中，在DRAM芯片20搭载的DRAM设为以电压Vl操作，在闪速存储器芯片22搭载的闪速存储器的写入电压设为电压V2(例如，18V、20V、22V等)，读出电压设为电压VI。另外，在 DRAM芯片20、闪速存储器芯片22形成从芯片的表面贯通到背面的没有图示通孔，DRAM芯片20和/或闪速存储器芯片22间，通过将导电性比较高的金属材料(例如，铜等)埋入通孔而形成的连接布线电气连接。实施例中为了说明，设为由M个闪速存储器芯片22层叠而成，但是闪速存储器芯片22的数可以是2个以上的任意数。在介入层30搭载了用于控制在闪速存储器芯片22搭载的闪速存储器的NAND控制器32、将从电源供给的电压Vl升压到电压V2后供给闪速存储器芯片22的升压电路40 以及来自升压电路40和/或NAND控制器32的连接布线(没有图示)等。NAND控制器32 如图2所示，形成经由信道1 M与M个闪速存储器芯片22可传送数据的构成，从计算机的没有图示CPU输入数据的写入请求信号时，根据从CPU输入的控制信号，选择M个闪速存储器芯片22中的至少一个闪速存储器芯片22，以使选择的闪速存储器芯片22采用来自升压电路40的电压而操作的方式控制在闪速存储器芯片22搭载的闪速存储器。这样选择的闪速存储器芯片22的数(以下称为「操作信道数」)Nch根据控制信号适当变化。图3是在介入层30搭载的升压电路40的构成概略的电路图。升压电路40包括 使向输入端子Vin供给的电压Vl升压后从输出端子Vout向闪速存储器芯片22的闪速存储器输出的升压转换器42 ；采用来自输出端子Vout的电压检测操作信道数Nch的信道数检测电路50 ；采用根据信道数检测电路50检测的操作信道数Nch调节的导通时间及截止时间的控制用时钟信号CLK，以使升压转换器42的输出端子Vout的电压即输出端子电压 Vpgm达到电压V2的方式，执行控制升压转换器42的升压开关控制的开关控制电路70。升压转换器42具备在输入端子Vin和输出端子Vout之间串联连接的电感器 L ；栅极和源极相互连接，源极与电感器L连接且漏极与输出端子Vout连接的增强型的 NMOS (N-channel Metal Oxide Semiconductor)晶体管附(以下称为晶体管附)；在电感器 L和晶体管m之间从电感器L看，与输出端子Vout并联连接的耗尽型的NMOS晶体管N2(以下称为晶体管N2)，晶体管N2由来自开关控制电路70的控制用时钟信号CLK控制开关。信道数检测电路50具备采用外部供给的电源电压Vdd(这里，电压VI)和输出端子电压Vpgm，生成用于判定输出端子电压Vpgm的增减的判定用参考电压Vrefl、Vref2, Vref3的参考电压发生电路56 ；在由开关控制电路70执行升压开关控制的途中，操作信道数Nch增加时，检测增加后的操作信道数Nch的增加侧检测电路58 ；在由开关控制电路70 执行升压开关控制的途中，操作信道数Nch减少时，检测减少后的操作信道数Nch的减少侧检测电路60 ；输出端子电压Vpgm达到电压V2时输出待机信号STB的目标电压检测电路62。参考电压发生电路56具备将输出端子电压Vpgm变换为数字值输出的A/D转换器56a ；从供给的电源电压Vdd生成多个基准电压Vsl Vsn (η是值2以上的整数)的基准电压发生电路56b ；被输入来自A/D转换器56a的输出端子电压Vpgm和来自基准电压发生电路56b的基准电压Vsl Vsn，从基准电压Vsl Vsn选择并输出用于根据输出端子电压Vpgm判定输出端子电压Vpgm的增减的参考电压Vrefl、Vref2, Vref3的选择电路56c。 选择电路56c存储以1循环前的控制用时钟信号CLK导通晶体管N2时的1循环前输出端子电压Vpre，从基准电压Vs 1 Vsn中选择比1循环前输出端子电压Vpre高若干的电压作为判定用参考电压Vrefl并输出。即，判定用参考电压Vrefl是用于判定输出端子电压 Vpgm是否上升的阈值。另外，选择电路56c存储应预先检测的操作信道数Nch的增加图形Pitag(例如，操作信道数Nch从1个向4个增加等)和应预先检测的操作信道数Nch的减少图形Pdtag(例如，操作信道数Nch从4个向1个减少等)，根据输出端子电压Vpgm，从基准电压Vsl Vsn选择比操作信道数Nch按确定的增加图形Pitag增加而输出端子电压Vpgm下降时的输出端子电压Vpgm的最小值即电压Vl高若干且随着输出端子电压Vpgm 越高而越高的电压，作为判定用参考电压Vref2输出，根据输出端子电压Vpgm，从基准电压 Vsl Vsn选择比操作信道数Nch按确定的减少图形Pdtag减少而输出端子Vpgm上升时的输出端子电压Vpgm的最大值即电压Vh低若干的电压，作为判定用参考电压Vref3输出。 因此，基准电压发生电路56b构成为将假定用作这样的判定用参考电压Vrefl Vref3的电压作为基准电压Vsl Vsn输出。这里，说明从选择电路56输出这样的判定用参考电压 Vref 2、Vref 3 的理由。图5是操作信道数Nch从1个增加到16个时的输出端子电压Vpgm的时间变化的一例说明图。操作信道数Nch—定时，通过开关控制电路70的升压开关控制，输出端子电压 Vpgm向电压V2阶梯状上升。若在升压开关控制执行的途中增加操作信道数Nch，则与升压转换器42的输出端子Vout连接的负载电容量增加，因此如图示，输出端子电压Vpgm下降至电压VI。电压Vl可采用输出端子电压Vpgm和操作信道数Nch的增加图形Pitag确定， 增加后的操作信道数Nch越多，升压转换器42的输出端子Vout的负载电容量越大，因此， 电压Vl降低，下降前的输出端子电压Vpgm越高，电压Vl越高。从而，输出判定用参考电压 Vref2作为比电压Vl高若干且输出端子电压Vpgm越高而越高的电压，通过比较输出端子电压Vpgm和判定用参考电压Vref2，可判定操作信道数Nch是否按预定的增加图形Pitag增加。判定用参考电压Vref2生成用于进行这样的判定的阈值。图6是操作信道数Nch从16个减少到1个时的输出端子电压Vpgm的时间变化的一例说明图。如图示，操作信道数Nch若减少，则升压转换器的输出端子Vout的负载电容量减少，因此，输出端子电压Vpgm上升到超过由升压开关控制形成的电压上升量的电压Vh 为止。减少后的操作信道数Nch越少则升压转换器的输出端子Vout的负载电容量越小，因此电压Vh变高，上升前的输出端子电压Vpgm越高则电压Vh也越高。从而，输出判定用参考电压Vref3作为比电压Vh低若干且输出端子电压Vpgm越高而越高的电压，通过比较输出端子电压Vpgm和判定用参考电压Vref3，可判定操作信道数Nch是否按预定的应检测的减少图形Pdtag减少。判定用参考电压Vref3生成为用于进行这样的判定的阈值。这样生成的判定用参考电压Vrefl、Vref2、Vref3的时间变化的一例如图7所示。增加侧检测电路58如图8所示，由多个检测电路59构成。检测电路59具备比较输出端子电压Vpgm和判定用参考电压Vrefl，在输出端子电压Vpgm比判定用参考电压 Vrefl低时输出低电压的逻辑信号(以下称为低电平信号)，在输出端子电压Vpgm在判定用参考电压Vrefl以上时输出高电压的逻辑信号(以下称为高电平信号)的比较器59a; 比较输出端子电压Vpgm和判定用参考电压Vref2，在输出端子电压Vpgm在判定用参考电压 Vref2以上时输出低电平信号，在输出端子电压Vpgm不足判定用参考电压Vref2时输出高电平信号的比较器59b ；被输入与控制用时钟信号反相的复位信号和来自比较器59a、59b 的信号，在复位信号为高电平信号时或来自比较器59a、59b的信号之一为低电平信号时从端子L2输出低电平信号，在复位信号为低电平信号状态而从比较器59a、59b输入高电平信号时，从端子L2输出高电平信号的逻辑电路59c。检测电路59被供给要检测的操作信道数Nch的增加图形Pitag的判定用参考电压Vrefl、Vref2，在复位信号为低电平信号期间， 即，控制用时钟信号CLK成为高电平期间，输出端子电压Vpgm在达到判定用参考电压Vrefl 以上而不足判定用参考电压Vref2时，从端子L2输出高电平信号。这里，判定用参考电压 Vrefl是用于判定输出端子电压Vpgm是否升压的阈值，判定用参考电压Vref2是用于判定操作信道数Nch是否按预定增加图形Pitag增加的阈值，因此，从端子L2输出高电平信号时，操作信道数Nch按增加图形Pitag增加。这样，检测电路59可检测操作信道数Nch的增加图形Pitag。一个检测电路59可检测仅仅一个增加图形Pitag，因此，增加侧检测电路58所包含的检测电路59的数构成为与假定的全部增加图形Pitag同数。例如，检测到操作信道数 Nch从1个到2个，从1个到3个，从1个到4个增加时，增加侧检测电路58由用于检测操作信道数Nch从1个到2个，从1个到3个，从1个到4个增加的情况的3个检测电路59 构成，各检测电路59被供给操作信道数Nch为1个时的判定用参考电压Vrefl，并且，被供给操作信道数Nch从1个到2个，从1个到3个，从1个到4个增加时的判定用参考电压 Vref2。操作信道数Nch若从1个增加为2个，则仅仅被供给操作信道数Nch从1个到2个增加时的参考电压Vref2的检测电路59的端子L2输出高电平信号，操作信道数Nch若从1 个增加到4个，则被供给操作信道数Nch从1个到2个，从1个到3个，从1个到4个增加时的参考电压Vref2的3个检测电路59的端子L2输出高电平信号。因此，多个端子L2为高电平时，通过将操作信道数Nch的增加量最大的增加图形Pitag检测为实际的增加图形， 可检测增加图形即增加后的操作信道数Nch。减少侧检测电路60如图9所示，由多个检测电路61构成。检测电路61具备比较输出端子电压Vpgm和参考电压Vref3，在输出端子电压Vpgm不足判定用参考电压Vref3时输出高电平信号，在输出端子电压Vpgm在判定用参考电压Vref3以上时输出低电平信号的比较器61a ；比较输出端子电压Vpgm和判定用参考电压Vref 1，在输出端子电压VPgm不足判定用参考电压Vrefl时输出高电平信号，在输出端子电压Vpgm在判定用参考电压Vrefl 以上时输出低电平信号的比较器61b;在与控制用时钟信号反相的复位信号为高电平信号时或使比较器61a的输出信号及比较器61b的输出信号以控制时钟信号CLK的2周期量的时间迟延后的信号的至少一方为高电平信号时，从端子L3输出低电平信号，而在与控制用时钟信号反相的复位信号为高电平信号时，在使比较器61a的输出信号和比较器61b的输出信号以控制用时钟信号CLK的2周期量的时间迟延后的信号都是低电平时，从端子L3输出高电平信号的逻辑电路61c。检测电路61被供给要检测的操作信道数Nch的减少图形 Pdtag的判定用参考电压Vrefl、Vref3，在控制用时钟信号的2周期量的时间内，在输出端子电压Vpgm超过判定用参考电压Vrefl、Vref3时，在复位信号成为低电平信号的定时，即， 控制用时钟信号CLK成为高电平信号的定时，从端子L3输出高电平信号。这里，考虑了在控制用时钟信号的2周期量的时间内，输出端子电压Vpgm超过判定用参考电压Vrefl、Vref3 时的情况，这是因为，即使操作信道数Nch —定时，也由于升压开关控制而使输出端子电压 Vpgm上升，从而判别操作信道数Nch —定时的输出端子电压Vpgm的上升和操作信道数Nch 减少时的输出端子电压Vpgm的上升。判定用参考电压Vrefl如上所述，是用于判定输出端子电压Vpgm是否升压的阈值，判定用参考电压Vref3是用于判定操作信道数Nch是否以预定减少图形Pdtag减少的阈值，因此，从端子L3输出高电平信号时，操作信道数Nch按减少图形Pdtag减少。这样，检测电路61可检测操作信道数Nch的减少图形Pdtag。一个检测电路61可检测仅仅一个减少图形Pdtag，因此，减少侧检测电路60所包含的检测电路61的数构成为与假定的全部减少图形Pitag同数。例如，操作信道数Nch从 4个到3个，从4个到2个，从4个到1个减少时，准备用于检测操作信道数Nch从4个到3 个，从4个到2个，从4个到1个减少的情况的3个检测电路61，通过向各检测电路61供给操作信道数Nch为4个时的参考电压Vref 1，并分别供给操作信道数Nch从4个到3个，从到4个2个，从4个到1个减少时的参考电压Vref3，若操作信道数Nch从4个减少到3个， 则仅仅被供给操作信道数Nch从4个减少到3个时的参考电压Vref3的检测电路59的端子L3输出高电平信号，若操作信道数Nch从4个减少到1个，则被供给操作信道数Nch从4 个到3个，从4个到2个，从4个到1个减少时的参考电压Vref3的3个检测电路59的端子L3输出高电平信号。从而，多个端子L3输出高电平信号时，通过将操作信道数Nch的减少量最大的减少图形Pdtag检测为实际的减少图形，可检测减少图形，S卩，减少后的操作信道数Nch。开关控制电路70具备将各个操作信道数Nch的控制用时钟信号CLK的导通时间Ton和截止时间Toff作为导通截止时间设定用表存储的寄存器72 ；根据来自信道数检测电路50的端子L2、L3的输出信号即操作信道数Nch，选择对应的导通时间Ton和截止时间Toff的选择电路74 ；生成由选择电路74选择的导通时间Ton、截止时间Toff的控制用时钟信号CLK的振荡器76 ；将来自振荡器76的数据向开关元件输出的驱动器78。寄存器72存储的导通截止时间设定用表构成如下操作信道数Nch为15个以下时，设定使基于采用控制用时钟信号CLK的开关控制的消耗功率的降低优先于升压转换器 42的输出端子电压Vpgm的迅速上升的能量节约模式时的导通时间Ton、截止时间Toff，操作信道数Nch超过15个时，设定使升压转换器42的输出端子电压Vpgm的迅速上升优先于基于采用控制用时钟信号CLK的开关控制的消耗功率的降低的高速模式时的导通时间 Ton、截止时间Toff。图10表示了导通截止时间设定用表的一例。选择电路74调查来自信道数检测电路50的端子L2、L3的输出信号之一是否为高电平信号，从寄存器72选择与来自端子L2、L3的输出信号的状态对应的导通时间Ton、 截止时间Toff。例如，仅仅检测到操作信道数Nch从1个增加到4个以下的情况的检测电路59 (被供给操作信道数Nch从1个到2个，从1个到3个，从1个到4个增加时的参考电压Vref2的3个检测电路59)的端子L2的信号成为高电平信号，其他检测电路59的端子 L2的信号成为低电平信号，来自减少侧检测电路60的各检测电路61的端子L3的信号全部成为低电平信号时，从寄存器72选择操作信道数Nch为4个时的导通时间Ton、截止时间Toff。另外，来自端子L2的信号全部为低电平，仅仅检测操作信道数Nch从4个减少到 1个的情况的检测电路61 (被供给操作信道数Nch从4个到3个，从4个到2个，从4个到 1个减少时的参考电压Vref3的3个检测电路61)的端子L3的信号成为高电平信号，来自其他检测电路61的端子L3的信号为低电平信号时，从寄存器72选择操作信道数Nch为3 个时的导通时间Ton、截止时间Toff。从而，可选择来自端子L2、L3的输出信号状态，S卩，与操作信道数Nch相应的控制用时钟信号CLK的导通时间Ton、截止时间Toff。图11是振荡器76的构成概略的电路图。振荡器76如图示，具备构成为恒流电路的第1电路Ml ’与第1电路Ml —起构成镜像电路的第2电路M2、第3电路M3 ；根据第2电路M2、第3电路M3的输出生成时钟信号CLK并输出的时钟信号输出电路CK0。第1电路 Ml由电阻R和漏极经由电阻R被供给电源电压Vdd而栅极和漏极连接且源极接地的NMOS 晶体管匪1。第2电路M2和第3电路M3具有相同的构成，由源极被供给电源电压Vdd的 PMOS (P-channel Metal Oxide Semiconductor)晶体管 PMl 和栅极、漏极分别与晶体管 PMl 的栅极、漏极连接的NMOS晶体管匪2以及栅极与晶体管匪1的栅极连接而漏极与晶体管匪2的漏极连接的NMOS晶体管匪3构成。第2电路M2和第3电路M3的晶体管PMl的漏极和接地之间经由开关SWl SW5与电容器Cl C5并联连接。时钟信号输出电路CKO包括比较第1电路Ml的晶体管匪1的漏极和接地之间的电压即参考电压Vref和第2电路 M2的晶体管PMl的漏极和接地之间的电压即作为电容器Cl C5的电极间电压的电容器电压Vcapl并输出比较结果的比较器CMPlll ；比较参考电压Vref与第3电路M3的晶体管 PMl的漏极和接地之间的电压，即，作为电容器Cl C5的电极间电压的电容器电压Vcap2 并输出比较结果的比较器CMP112 ；根据来自CMP111、112的比较结果而置位或复位的触发器(flip flop)FF0触发器FF在电容器电压Vcapl为参考电压Vref以下时置位，将低电平的逻辑电压的信号作为时钟信号CLK输出，在电容器电压Vcap2为参考电压Vref以下时复位，将高电平的逻辑电压的信号作为时钟信号CLK输出，与这样的时钟信号CLK反相的时钟信号CLKB也输出。另外，振荡器76还具备若从选择电路74输入待机信号STB则将时钟信号CLK的电压固定为低电平的逻辑电压的没有图示的晶体管。这样构成的振荡器76中，从振荡器76输出的时钟信号CLK的导通时间和截止时间由电阻R的电阻值R和第2电路M2、 第3电路的开关SWl SW5中导通的开关连接的电容器的合成电容量C确定，因此，通过控制开关SWl SW5的导通截止，可输出期望的导通时间、截止时间的控制用时钟信号CLK。这样构成的SSDlO的升压电路40中，最初，由振荡器76生成预定的导通时间、截止时间的控制用时钟信号CLK，执行开关控制升压转换器42的晶体管N2的升压开关控制。 从而，输出端子电压Vpgm阶梯状向电压V2上升。从而，输出端子电压Vpgm可升压为电压 V2。这样的控制在来自信道数检测电路50的端子L2、L3的信号全部为低电平，即，操作信道数Nch不变化场合，使输出端子电压Vpgm继续上升到电压V2为止。然后，输出端子电压 Vpgm达到电压V2时，从目标电压检测电路62经由开关控制电路70的选择电路74向振荡器76输入待机信号STB，使振荡器76的操作停止。执行这样的升压开关控制的途中，在操作信道数Nch增加或者操作信道数Nch减少时，信道数检测电路50从端子L2、L3输出表示增加后或减少后的操作信道数Nch的输出信号，开关控制电路70的选择电路74从寄存器72选择与来自信道数检测电路50的端子L2、L3的输出信号的状态对应的导通时间Ton、截止时间Toff，振荡器76经由驱动器78 向晶体管N2输出由选择电路74选择的导通时间Ton、截止时间Toff的控制用时钟信号 CLK。实施例中，寄存器72在操作信道数Nch为15个以下时存储能量节约模式时的导通时间Ton、截止时间Toff，在操作信道数Nch超过15个时存储高速模式时的导通时间Ton、截止时间Toff，因此，操作信道数Nch为15个以下时，输出端子电压Vpgm的上升时间(上升时间)虽然慢，但是单位信道的消耗功率比较低，操作信道数Nch为15个以上时，虽然输出端子电压Vpgm的上升时间(上升时间)快，但是单位信道的消耗功率比较大。图12是操作信道数Nch和上升时间的一例说明图，图13是操作信道数Nch和单位信道的消耗功率的一例说明图。图中，实线表示以与操作信道数Nch相应的导通时间Ton、截止时间Toff的控制用时钟信号CLK控制晶体管N2的情况，带三角的虚线表示与操作信道数无关，以能量节约模式的导通时间Ton、截止时间Toff的控制用时钟信号CLK控制晶体管N2的情况，带方块的虚线表示与操作信道数无关，以高速模式的导通时间Ton、截止时间Toff的控制用时钟信号CLK控制晶体管N2的情况，并表示了各个情况中的操作信道数Nch和上升时间和单位信道的消耗功率。如图示，通过以根据操作信道数Nch调节的导通时间Ton、截止时间 Toff的控制用时钟信号CLK来控制晶体管N2，可更适当地将输出端子电压Vpgm升压到电压V2。根据以上说明的实施例的SSD10，信道数检测电路50，在以使输出端子电压Vpgm 达到电压V2的方式执行控制晶体管N2的升压开关控制的途中，在输出端子电压Vpgm下降时，根据下降后的输出端子电压Vpgm检测操作信道数Nch，开关控制电路70生成根据操作信道数Nch调节的导通时间及截止时间的控制用时钟信号CLK，采用生成的控制用时钟信号CLK，执行升压开关控制。从而，升压开关控制中，即使操作信道数Nch增加时，也可以根据操作信道数Nch，更适当地执行升压开关控制，更适当地使电源电压升压到电压V2为止。另外，升压电路40的增加侧检测电路58，在执行升压开关控制的途中，在输出端子电压 Vpgm从判定用参考电压Vrefl以上的电压达到不足判定用参考电压Vref2的电压时，检测操作芯片数作为与判定用参考电压Vref2对应的操作信道数Nch，因此，可更适当地检测操作信道数Nch，更适当地将电源电压升压到电压V2为止。而且，信道数检测电路50从参考电压发生电路56生成并输出随着输出端子电压Vpgm越高而越高的判定用参考电压Vrefl、 Vref2，在由增加侧检测电路58执行升压开关控制的途中，在输出端子电压Vpgm从判定用参考电压Vrefl以上的电压达到不足判定用参考电压Vref2的电压时，检测操作信道数Nch 作为与判定用参考电压Vref2对应的操作芯片数，因此，可更适当地检测操作信道数Nch， 更适当地将电源电压升压到电压Vl为止。增加侧检测电路58由被供给与增加图形Pitag 对应的判定用参考电压Vrefl、Vref2的多个检测电路59构成，因此，可更适当地检测操作信道数Nch，更适当地将电源电压升压到电压V2为止。另外，信道数检测电路50在执行升压开关控制的途中，在输出端子电压Vpgm在控制用时钟信号CLK的2周期以内上升到判定用参考电压Vref3以上时，根据上升后的输出端子电压Vpgm检测操作信道数Nch，因此，升压开关控制中，即使操作信道数Nch减少时， 也可以更适当地检测操作信道数Nch，更适当地使电源侧电压升压到规定电压为止。而且， 信道数检测电路50在执行升压开关控制的途中，输出端子电压Vpgm成为判定用参考电压 Vref以上，输出端子电压Vpgm成为判定用参考电压Vrefl以上后，在控制用时钟信号CLK 的2周期量的时间内，输出端子电压Vpgm超过判定用参考电压Vref3时，检测出操作信道数作为与判定用参考电压Vref3对应的操作信道数Nch，因此，可更适当地检测操作信道数 Nch,更适当地将电源电压升压到电压V2为止。信道数检测电路50从参考电压发生电路56 生成并输出随着输出端子电压Vpgm越高而越高的判定用参考电压Vrefl、Vref3，在由减少侧检测电路60执行升压开关控制的途中，在输出端子电压Vpgm成为判定用参考电压Vref 1 以上，输出端子电压Vpgm成为判定用参考电压Vrefl以上后，在控制用时钟信号CLK的2 周期量的时间内，输出端子电压Vpgm超过判定用参考电压Vref3时，检测操作信道数Nch 作为与判定用参考电压Vref3对应的芯片数，因此，可更适当地检测操作信道数Nch，更适当地将电源电压升压到电压V2为止。另外，减少侧检测电路60由被供给与减少图形Pdtag对应的判定用参考电压Vrefl、Vref3的多个检测电路61构成，因此，可更适当地检测操作信道数Nch，更适当地将电源电压升压到电压V2为止。开关控制电路70在操作信道数Nch为15个以下时，生成调节为能量节约模式的导通时间及截止时间的控制用时钟信号CLK，在操作信道数Nch超过15个时，生成调节为高速模式的导通时间及截止时间的控制用时钟信号CLK，因此，操作信道数Nch为15个以下时，可使伴随升压开关控制的消耗功率的降低优先于输出端子电压Vpgm的迅速上升，同时使电源电压升压到电压V2为止，操作信道数Nch超过15个时，可使输出端子电压Vpgm的迅速上升优先于伴随升压开关控制的消耗功率的降低，同时使电源电压升压到电压V2为止。实施例的SSDlO中，参考电压发生电路56生成随着输出端子电压Vpgm越高而一律越高的判定用参考电压Vrefl、Vref2, Vref3，但是，由于只要随着输出端子电压Vpgm越高而具有越高倾向地设定判定用参考电压Vrefl、Vref2、Vref3即可，因此，例如，也可以随着输出端子电压Vpgm越高而阶梯状越高地设定判定用参考电压Vrefl、Vref2, Vref30另外，也可以与输出端子电压Vpgm无关，将判定用参考电压Vrefl、Vref2、Vref3生成为一定值。实施例的SSDlO中，增加侧检测电路58在执行升压开关控制的途中，在输出端子电压Vpgm从判定用参考电压Vrefl以上的电压达到不足判定用参考电压Vref2的电压时， 检测操作信道数Nch作为与判定用参考电压Vref2对应的操作信道数，但是，在执行升压开关控制的途中，在输出端子电压Vpgm下降时，只要根据下降后的输出端子电压Vpgm检测操作信道数即可，例如，也可以在执行升压开关控制的途中，在输出端子电压Vpgm下降时，比较下降后的输出端子电压Vpgm和电压VI，在输出端子电压Vpgm成为电压Vl附近的值时， 检测为与电压Vl对应的操作信道数。实施例的SSDlO中，减少侧检测电路60在执行升压开关控制的途中，在输出端子电压Vpgm成为判定用参考电压Vref以上，输出端子电压Vpgm成为判定用参考电压Vrefl 以上后，在控制用时钟信号CLK的2周期量的时间以内，输出端子电压Vpgm超过判定用参考电压Vref3时，检测操作信道数Nch作为与判定用参考电压Vref3对应的操作信道数，但是，在检测操作信道数Nch时，输出端子电压Vpgm从成为判定用参考电压Vrefl以上到超过判定用参考电压Vref3为止的时间，不限于控制用时钟信号CLK的2周期量的时间，也可以适当设定为控制用时钟信号CLK的3周期量的时间等。实施例的SSDlO中，通过增加侧检测电路58、减少侧检测电路60检测增加后及减少后的操作信道数Nch的两方，但是，在操作信道数Nch向增加方向或减少方向的一方变化的场合只要检测仅仅一方即可，因此，例如，也可以不具备减少侧检测电路60而通过增加侧检测电路58仅仅检测增加后的操作信道数Nch，也可以不具备增加侧检测电路58而通过减少侧检测电路60仅仅检测减少后的操作信道数Nch。实施例的SSDlO中，开关控制电路70在操作信道数Nch为15个以下时生成调节为能量节约模式的导通时间及截止时间的控制用时钟信号CLK，在操作信道数Nch超过15 个时生成调节为高速模式的导通时间及截止时间的控制用时钟信号CLK，但是，从能量节约模式切换为高速模式的操作信道数Nch的阈值也可以适当设定。另外，也可以与操作信道数Nch无关，生成调节为能量节约模式的导通时间及截止时间的控制用时钟信号CLK，也可以与操作信道数Nch无关，生成调节为高速模式的导通时间及截止时间的控制用时钟信号CLK0而且，也可以生成调节为不同于能量节约模式和高速模式的其他模式的导通时间及截止时间的控制用时钟信号CLK。实施例的SSDlO中，升压转换器42在电感器L和晶体管m之间具备从电感器L 看与输出端子Vout并联连接的耗尽型的NMOS晶体管N2，但是，由于只要在电感器L和晶体管W之间具备从电感器L看与输出端子Vout并联的由时钟信号CLK开关的元件即可，因此，如图14例示的变形例的升压转换器42B那样，也可以取代耗尽型的NMOS晶体管N2而具有在电感器L和晶体管m之间连接的耗尽型的NMOS晶体管N21 (以下称为晶体管N21) 和与晶体管N21串联的增强型的NMOS晶体管N22(以下称为晶体管N2》，将晶体管N21的栅极的电压固定为规定电压Vm并向晶体管N22的栅极输入时钟信号CLK。这里，期望将电压Vl和电压V2之间的电压(例如，3.6V)设为规定电压Vm。另外，升压转换器42具备栅极和源极相互连接，源极与电感器L连接而漏极与输出端子Vout连接的增强型的NMOS晶体管Ni，但是，由于只要具备在电感器L和输出端子Vout之间串联连接，将电流整流为从输入端子Vin朝向输出端子Vout的方向的整流元件即可，因此也可以取代晶体管m而具备二极管。实施例的SSDlO中，在闪速存储器芯片22的上面配置介入层30，但是也可以在下面配置。另外，介入层30上也可以层叠其他集成电路芯片和介入层。实施例的SSDlO中，具备搭载了闪速存储器的闪速存储器芯片22，但是，这样的在芯片搭载的集成电路不限于闪速存储器，只要是以规定电压操作的集成电路即可。实施例中，在SSDlO适用本发明，但是，只要集成电路装置具备以下部分即可，即多个集成电路芯片，其搭载有在规定电压操作的集成电路；和介入层，其搭载有升压供电电路，其可将从电源侧供给的电源侧电压升压到规定电压后供给多个集成电路芯片的集成电路；和芯片控制电路，其选择上述多个集成电路芯片中的至少一个集成电路芯片，并以使选择的集成电路芯片的集成电路采用从升压供电电路供给的电压进行操作的方式控制集成电路，例如，也可以用于微型计算机。以上，用实施例说明了本发明的最佳实施例，但是本发明不限于这样的实施例，在不脱离本发明的要旨的范围内可以各种各样的形态实施。产业上的利用可能性本发明可适用于集成电路装置的制造产业等。另外，本发明是平成21年度独立行政法人科学技术振兴机构的战略的创造研究推进事业的研究课题「可靠的无线固态硬盘」的成果。
权利要求
1.一种集成电路装置，其特征在于，具备多个集成电路芯片，其搭载有在规定电压操作的集成电路；和介入层，其搭载有升压供电电路，其可将从电源侧供给的电源侧电压升压到上述规定电压后供给上述多个集成电路芯片的集成电路；和芯片控制电路，其选择上述多个集成电路芯片中的至少一个集成电路芯片，并以使上述选择的集成电路芯片的集成电路采用从上述升压供电电路供给的电压进行操作的方式控制上述集成电路；其中，上述芯片控制电路是根据规定的控制信号可变更上述选择的集成电路芯片的数的电路；上述升压供电电路具备升压转换器，其具备在被供给上述电源侧电压的输入端子和向上述集成电路芯片的集成电路供给电压的输出端子之间串联连接的电感器；在上述电感器和上述输出端子之间串联连接，将电流整流为从上述输入端子朝向上述输出端子的方向的整流元件；和在上述电感器和上述整流元件之间，从上述电感器看，与上述输出端子并联连接的开关元件；芯片数检测电路，其在执行以使上述升压转换器的输出端子的电压即输出端子电压达到上述规定电压的方式控制上述开关元件的升压开关控制的途中，在上述输出端子电压下降时，根据该下降后的输出端子电压，检测采用从上述升压供电电路供给的电压进行操作的集成电路芯片的数即操作芯片数；和开关控制电路，其生成根据上述检测的操作芯片数调节的导通时间及截止时间的控制用时钟信号，采用该生成的控制用时钟信号，执行上述升压开关控制。
2.如权利要求1所述的集成电路装置，其特征在于，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从第1芯片数变更为比该第1芯片数多的第2芯片数的电路，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子的电压从第1判定用参考电压以上的电压达到小于第2判定用参考电压时，检测上述操作芯片数作为上述第2芯片数，上述第2判定用参考电压为用于判定上述操作芯片数从上述第1芯片数变更到上述第2芯片数的情况的电压，且小于上述第1判定用参考电压。
3.如权利要求2所述的集成电路装置，其特征在于， 上述升压供电电路的芯片数检测电路具备增加侧参考电压生成输出电路，其生成并输出随着上述输出端子电压越高而倾向于越高的上述第1判定用参考电压及上述第2判定用参考电压；和增加侧检测电路，其在执行上述升压开关控制的途中，在上述输出端子的电压从上述生成的第1判定用参考电压以上的电压达到小于上述生成的第2判定用参考电压的电压时，检测上述操作芯片数作为上述第2芯片数。
4.如权利要求2所述的集成电路装置，其特征在于，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从上述第1芯片数变更为上述第2芯片数或从上述第1芯片数变更为比上述第2芯片数多的第3芯片数的电路，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压从上述第1判定用参考电压以上的电压达到小于上述第2判定用参考电压且在第3判定用参考电压以上的电压时，检测上述操作芯片数作为上述第2芯片数，在上述输出端子电压从上述第1判定用参考电压以上的电压达到小于上述第3判定用参考电压的电压时，检测上述操作芯片数作为上述第3芯片数。
5.如权利要求1所述的集成电路装置，其特征在于，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压在规定期间内上升到规定电压以上时，根据该上升后的输出端子电压检测上述操作芯片数。
6.如权利要求5所述的集成电路装置，其特征在于，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从第4芯片数变更为比该第4芯片数少的第5芯片数的电路，上述升压供电电路的芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压成为第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述第3判定用参考电压后，在规定时间内，超过第4判定用参考电压时，检测上述操作芯片数作为上述第5芯片数，上述第4判定用参考电压为用于判定上述操作芯片数从上述第 4芯片数变更到上述第5芯片数的情况的电压，且高于上述第3判定用参考电压。
7.如权利要求6所述的集成电路装置，其特征在于，上述升压供电电路的芯片数检测电路具备减少侧参考电压生成输出电路，其生成并输出随着上述输出端子电压越高而倾向于越高的上述第3判定用参考电压及上述第4判定用参考电压；和减少侧检测电路，其在执行上述升压开关控制的途中，在上述输出端子电压成为上述生成的第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述生成的第3判定用参考电压后，在上述规定时间内，超过上述生成的第4判定用参考电压时， 检测上述操作芯片数作为上述第5芯片数。
8.如权利要求6所述的集成电路装置，其特征在于，上述芯片控制电路是可根据上述规定的控制信号将上述选择的集成电路芯片的数从上述第4芯片数变更为上述第5芯片数或从上述第4芯片数变更为比上述第5芯片数少的第6芯片数的电路，上述升压供电电路的上述芯片数检测电路，在执行上述升压开关控制的途中，在上述输出端子电压成为上述第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述第3判定用参考电压后，在规定时间内，成为比上述第4判定用参考电压高且在比上述第4判定用参考电压高的第5判定用参考电压以下时，检测上述操作芯片数作为上述第5芯片数，在上述输出端子电压成为上述第3判定用参考电压以上，并且上述输出端子电压在上述输出端子电压成为上述第3判定用参考电压后，在规定时间内，成为比上述第5判定用参考电压高时，检测上述操作芯片数作为上述第6芯片数。
9.一种集成电路装置，其特征在于，具备多个集成电路芯片，其搭载有在规定电压操作的集成电路；和介入层，其搭载有升压供电电路，其可将从电源侧供给的电源侧电压升压到上述规定电压后供给上述多个集成电路芯片的集成电路；和芯片控制电路，其选择上述多个集成电路芯片中的至少一个集成电路芯片，并以使上述选择的集成电路芯片的集成电路采用从上述升压供电电路供给的电压进行操作的方式控制上述集成电路；其中，上述芯片控制电路是根据规定的控制信号可变更上述选择的集成电路芯片的数的电路；上述升压供电电路具备升压转换器，其具备在被供给上述电源侧电压的输入端子和向上述集成电路芯片的集成电路供给电压的输出端子之间串联连接的电感器；在上述电感器和上述输出端子之间串联连接，将电流整流为从上述输入端子朝向上述输出端子的方向的整流元件；和在上述电感器和上述整流元件之间，从上述电感器看，与上述输出端子并联连接的开关元件；芯片数检测电路，其在执行以使上述升压转换器的输出端子的电压即输出端子电压达到上述规定电压的方式控制上述开关元件的升压开关控制的途中，在上述输出端子电压在规定期间内上升到上述规定电压以上的电压时，根据该上升后的输出端子电压，检测采用从上述升压供电电路供给的电压进行操作的集成电路芯片的数即操作芯片数；开关控制电路，其生成根据上述检测的操作芯片数调节的导通时间及截止时间的控制用时钟信号，采用该生成的控制用时钟信号，执行上述升压开关控制。
10.如权利要求1或9所述的集成电路装置，其特征在于，上述开关控制电路，在上述检测的操作芯片数为规定数以下时，生成以使伴随上述升压开关控制的消耗功率的降低优先于上述输出端子电压的迅速上升的方式调节的导通时间及截止时间的上述控制用时钟信号，在上述检测的操作芯片数超过上述规定数时，生成以使上述输出端子电压的迅速上升优先于伴随上述升压开关控制的消耗功率的降低的方式调节的导通时间及截止时间的上述控制用时钟信号。
11.如权利要求1或9所述的集成电路装置，其特征在于， 在上述集成电路芯片搭载的集成电路是闪速存储器。
全文摘要
本发明提供了集成电路装置，其中信道数检测电路50，在执行以使输出端子电压Vpgm达到电压V2的方式控制晶体管N2的升压开关控制的途中，在输出端子电压Vpgm下降时，根据下降后的输出端子电压Vpgm，检测操作信道数Nch，开关控制电路70采用根据操作信道数Nch调节的导通时间及截止时间的控制用时钟信号CLK执行升压开关控制。从而，升压开关控制中，即使操作信道数Nch增加时，也可以根据操作信道数Nch，更适当地执行升压开关控制，更适当地使电源电压升压到电压V2为止。
文档编号G11C11/403GK102270496SQ201110132409
公开日2011年12月7日 申请日期2011年5月20日 优先权日2010年5月21日
发明者安福正, 樱井贵康, 畑中辉义, 石田光一, 竹内健, 高宫真 申请人:国立大学法人东京大学