专利名称：具有软错误翻转免疫性的存储器元件的制作方法
技术领域：
本申请要求2010年4月2日提交的美国专利申请12/753809的优先权和益处。
背景技术：
集成电路经常包含易失性存储器元件。典型的易失性存储器元件基于交叉耦合的反相器(锁存器)。只有在集成电路上电时，易失性存储器元件才保持数据。在电力损失的情况下，易失性存储器元件中的数据会丢失。尽管非易失性存储器元件(比如基于电可擦除可编程只读存储器技术的存储器元件)不会以这种方式遭受数据丢失，但是将非易失性存储器元件制作为给定集成电路的部件经常是不期望的或不可行的。结果是，经常使用易失性存储器元件。比如，静态随机存取存储器(SRAM)芯片包含SRAM单元，其为一种类型的易失性存储器元件。易失性存储器元件还用于可编程逻辑器件集成电路。 易失性存储器元件会遭受公知为软错误翻转的现象。软错误翻转事件由嵌入在集成电路及其封装内的宇宙射线和放射性杂质引起。宇宙射线和放射性杂质生成高能量原子粒子，比如中子和阿尔法粒子。存储器元件包含由图案化的硅衬底形成的晶体管和其他组件。当原子粒子撞击存储器元件中的硅时，生成电子空穴对。电子空穴对产生可以使得存储器元件中充电的节点放电和存储器元件的状态翻转的传导路径。如果，比如，“I”存储在存储器元件中，则软错误翻转事件可以使得“ I ”变成“O ”。集成电路中的翻转事件会损坏存储器元件中存储的数据，并可以对系统性能具有严重的影响。在某些系统应用中，比如电信设备的远程安装中，修理故障设备是极其困难的。除非集成电路显示出对软错误翻转事件的良好的免疫性，否则其将不适合这些类型的应用。
发明内容
本发明提供具有存储器单元的集成电路。集成电路可以包括控制存储器单元阵列的控制电路。控制电路可以包括例如寻址电路、数据寄存器电路和读/与电路等电路。存储器单元阵列可以包括以行和列布置的存储器单元组。每个存储器单元可以具有包括第一、第二、第三和第四类似反相器电路的存储部分。第一和第三类似反相器电路可以各自具有耦合在正极电源线和接地电源线之间的η沟道晶体管和P沟道晶体管。第一和第三类似反相器电路可以具有分别位于第一和第三类似反相器电路的η沟道和P沟道晶体管的漏极端子处的第一和第三存储节点。第二和第四类似反相器电路可以分别具有耦合在正极电源线和接地电源线之间的第一和第二 P沟道晶体管以及第一和第二 η沟道晶体管。第二类似反相器电路的第一和第二 P沟道晶体管可以串联连接，而第二类似反相器电路的第一和第二 η沟道晶体管可以串联连接。第四类似反相器电路的第一和第二 P沟道晶体管可以串联连接，而第四类似反相器电路的第一和第二η沟道晶体管可以串联连接。第二和第四类似反相器电路可以分别具有位于第一 P沟道和第一 η沟道晶体管的漏极端子处的第二和第四存储节点。如果需要，多于或少于四个类似反相器电路可以用来形成存储器单元的部分。第一和第三类似反相器电路的P沟道晶体管可以具有分别连接到第四和第二存储节点的栅极端子。第一和第三类似反相器电路的η沟道晶体管可以具有分别连接到第二和第四存储节点的栅极端子。第二和第四类似反相器电路的第一 P沟道晶体管可以具有分别连接到第一和第三存储节点的栅极端子。第二和第四类似反相器电路的第一η沟道晶体管可以具有分别连接到第三和第一存储节点的栅极端子。第二和第四类似反相器电路的第二P沟道晶体管可以具有由真实地址信号控制的栅极端子。第二和第四类似反相器电路的第二η沟道晶体管可以具有由互补地址信号(即所述真实地址信号的反相版)控制的栅极端子。带有使用这种类型的布置连接的存储电路部分的存储器单元可以显示出软错误翻转免疫性。在一种合适的布置中，两个地址晶体管可以耦合在第三存储节点和数据线之间。两个地址晶体管可以包括η沟道地址晶体管和P沟道地址晶体管。η沟道和P沟道存 取晶体管可以具有分别由真实和互补地址信号控制的栅极端子。两个读/写存取晶体管可以耦合在第二存储节点和数据线之间。两个存取晶体管可以包括η沟道和P沟道读/写晶体管。η沟道和P沟道读/写晶体管可以具有分别由真实和互补读/写使能信号控制的栅极端子。如果需要，地址和存取晶体管可以连接到任意数目的存储节点。可以使用任意数目的地址晶体管对存储器单元进行写入。可以使用任意数目的存取晶体管对存储器单元进行读或写。如果需要，读缓冲器电路可以用来提供加强的读稳定性。读缓冲器电路可以具有读晶体管，该读晶体管具有连接到内部存储节点之一的栅极端子。使用这种途径连接的读缓冲器电路不会在读操作期间提供任何读干扰(比如，在内部节点处不存在电压升高)。数据可以被写入存储器单元或从存储器单元读取。在写操作期间，可以使地址信号有效以关断第二和第四类似反相器电路中的第二 η沟道和P沟道晶体管，从而将第二和第四类似反相器电路置为三态模式。在读期间停用这些晶体管可以消除任意竞争电流，并且可以允许地址和存取晶体管具有最小尺寸，并且仍能够对存储器单元进行写入。在读操作期间，可以使地址信号无效，从而允许第四类似反相器电路正常运转以保持其当前状态。在读操作期间可以使能读存取晶体管以根据存储的比特值来对数据线充电或放电。根据附图和以下具体实施方式
将更清楚本发明的进一步的特征、其性质和各种优点。
图I示出根据本发明一个实施例的说明性的存储器元件阵列的图示。图2示出根据本发明的一个实施例的带有两个传输门的说明性存储器单元的电路图。图3示出根据本发明的一个实施例的说明存储器单元写操作的时序图。图4示出根据本发明的一个实施例的说明存储器单元读操作的时序图。图5示出根据本发明的一个实施例的带有P沟道地址晶体管和P沟道读/写存取晶体管的说明性存储器单元的电路图。图6示出根据本发明的一个实施例的带有η沟道地址晶体管和η沟道读/写存取晶体管的说明性存储器单元的电路图。图7示出根据本发明的一个实施例的带有P沟道地址晶体管和η沟道读/写存取晶体管的说明性存储器单元的电路图。图8示出根据本发明的一个实施例的带有两个写传输门和读晶体管的说明性存储器单元的电路图。图9示出根据本发明的一个实施例的带有地址传输门和η沟道读/写存取晶体管的说明性的存储器元件的电路图。图10示出根据本发明的一个实施例的带有两个写传输门和读缓冲器电路的说明性的存储器元件的电路图。 图11示出根据本发明的一个实施例的将数据写入存储器单元的说明性步骤的流程图。图12示出根据本发明的一个实施例的从存储器单元读数据的说明性步骤的流程图。
具体实施例方式本发明涉及抵抗软错误翻转事件的集成电路存储器元件和使用这种存储器元件的方法。该存储器元件，有时被称作单元，可以包含任何合适数目的晶体管。存储器元件可以用于使用存储器的任何合适的集成电路中。这些集成电路可以是存储器芯片、带有存储器阵列的数字信号处理电路、微处理器、带有存储器阵列的专用集成电路、可编程集成电路或任何其他合适的集成电路，所述可编程集成电路比如可编程逻辑器件集成电路，其中存储器元件用于配置存储器。在比如存储器芯片的集成电路或需要存储器来存储处理数据的其他电路中，存储器元件可以用来实现静态随机存取存储器(RAM)单元的功能并且有时被称作SRAM单元。在可编程逻辑器件集成电路的情况下，存储器元件可用来存储配置数据，并且因此有时在这种情况下被称作配置随机存取存储器(CRAM)单元。图I示出了可以包括存储器元件(单元)18的阵列的集成电路。任何合适的存储器阵列结构可以用于存储器单元18。图I示出了一种合适的布置。图I的说明性阵列中只有三行三列存储器单元18，但是存储器阵列17中通常可以有数百或数千行和列。阵列17可以是给定器件10上许多阵列之一，可以是作为较大阵列的一部分的子阵列，或可以是任何其他合适的存储器单元18组。每个存储器元件可以在相应的输出路径19上提供相应的输出信号OUT。在CRAM阵列中，每个信号OUT是可以通过相应路径26传输并可以用于配置比如晶体管24的相应晶体管或相关联的可编程逻辑电路中的其他电路元件的静态输出控制信号。集成电路10可以具有用于提供信号到存储器阵列17的控制电路12。控制电路12可以接收电源电压、数据和使用引脚14接收来自外部源的其他信号以及使用如路径16等路径接收来自内部源的其他信号。控制电路12可以包括例如寻址电路、数据寄存器电路、写电路、读电路等电路。控制电路12可以使用由引脚14提供的电源电压以在如路径20和22等路径上产生期望的时变和固定信号。通常，可以具有与路径20和22相关联的任意合适数目的导线。如，阵列17的每列可以具有在各自的一个路径22中的相关联的地址线(比如，真实地址线和互补地址线)和相关联的读/写使能线(作为一个示例)。阵列17的每一行可以具有包括数据线的各自的路径20。通过公共清零线路可以将清零信号(clear signal)同时路由到阵列17中的所有单元。清零线路(clear line)可以垂直定向以便每个路径22中均有所述清零线路的一个分支，或者可以水平定向以便每个路径20中均有所述清零线路的一个分支。所述清零线路不是必需的。还能够以这种全局方式分布电力。比如，可以使用共享的水平或垂直导体的方式并行地提供正电源电压Vcc到每个单元18。类似地，可以使用共享的水平或垂直线路的方式并行地提供地电压Vss到单元18。比如地址线和数据线等控制线通常相互正交(比如，地址线是垂直的，而数据线是水平的，或正好相反)。术语“行”和“列”仅代表指代存储器阵列17中特定的单元18的组的一种方式， 并且有时可以交换使用。如果需要，路径20和22中可以使用其他形式的线路。比如，可以使用不同数目的电源信号、数据信号和地址信号。提供到存储器元件18的信号有时可统称作控制信号。在特定的情况下，这些信号中的一些可称作电力信号、清零信号、数据信号、地址信号等等。这些不同的信号类型并非相互排他的。如，用于阵列17的清零信号可以用作可以用来清除阵列17的一种类型的控制(地址)信号。通过对单元18中的类似反相器电路供电，这种清零信号也可以用作一种类型的电力信号。类似地，因为清除操作用于将逻辑零置于存储器单元18中，所以清零信号可以用作一种类型的数据信号。通过正电源线可以提供正电源电压Vcc。通过接地电源线可以提供地电压Vss。正电源电压Vcc和地电压Vss可以使用任何合适的值。比如，正电源电压Vcc可以是I. 2伏、
I.I伏、I. O伏、O. 9伏、低于O. 9伏或任何其他合适的电压。地电压Vss可以是零伏(作为一个示例)。在典型的布置中，电源电压Vcc可以是I. O伏，Vss可以是零伏，而用于地址、数据和清零信号的信号电平可以在从零伏(当为低时)到I. O伏(当为高时)的范围内。可以使用这种布置，其中Vcc作为时间函数而变化，Vss低于零伏,而控制信号是过驱使的(即，控制信号的信号强度大于Vcc-Vss)。图2示出存储器单元18的一种合适布置的电路图。存储器单元18可以包括连接成环形的第一、第二、第三和第四类似反相器电路。第一类似反相器电路可以包括P沟道金属氧化物半导体(PMOS)晶体管比如PMOS晶体管PO和η沟道金属氧化物半导体(NMOS)晶体管比如NMOS晶体管NO。晶体管PO和NO可以耦合在正电源线(即，在正电源电压Vcc处的正电源端子)和接地电源线(即，在地电压Vss处的接地电源端子)之间。晶体管PO可以具有连接到正电源线的源极端子。晶体管NO可以具有连接到地线(S卩，接地电源线)的源极端子。晶体管PO和NO可以各自具有连接到中间节点XO的漏极端子。第二类似反相器电路可以包括PMOS晶体管Pl和Ρ4以及NMOS晶体管NI和Ν4。晶体管Pl和Ρ4可以串联连接并且可以耦合在正电源线和中间节点Xl之间。晶体管NI和Ν4可以在中间节点Xl和地线之间相互串联连接并且可以与晶体管Pl和Ρ4串联连接。第三类似反相器电路可以包括PMOS晶体管Ρ2和NMOS晶体管Ν2。晶体管Ρ2和N2可以耦合在正电源线和地线之间。晶体管P2和N2可以具有分别连接到正电源线和地线的源极端子。晶体管P2和N2可以各自具有连接到中间节点X2的漏极端子。第四类似反相器电路可以包括PMOS晶体管P3和P5以及NMOS晶体管N3和N5。晶体管P3和P5可以串联连接并且可以耦合在正电源线和中间节点X3之间。晶体管N3和N5可以串联连接并且可以耦合在中间节点X3和地线之间。晶体管N3和N5可以与晶体管P3和P5串联连接。晶体管P0-P5可以分别具有连接到适当的阱偏置(well bias)比如正电源线的体(块)端子(body (bulk) terminal)。晶体管N0-N5可以分别具有连接到适当的讲偏置比如地线的体端子。晶体管PO、PU P2和P3可以具有分别连接到中间结点X3、X0、Xl和X2的栅极端子。晶体管NO、NI、N2和N3可以具有分别连接到节点XI、X2、X3和XO的栅极端子。这里 描述的连接可以使用金属布线形成，比如Ml金属(比如，与衬底最接近的金属层)布线、M2金属(比如，Ml金属层的顶部上的金属层)布线等。晶体管P4和P5可以具有由真实地址信号(比如通过相关联的地址线提供的信号ADD)控制的栅极端子。晶体管N4和N5可以具有由互补地址信号(比如，作为真实信号ADD的一种反相版本的信号)控制的栅极端子，所述互补地址信号比如为通过相关联的互补地址线提供的信号ADDB。在这种类型的配置中，晶体管P4和P5具有第一沟道类型(即，晶体管P4和P5具有P型沟道)，而这种第一沟道类型与晶体管Pl和P3的沟道类型相同(即，Pl和P3具有与晶体管P4和P5相同的沟道类型)。晶体管N4和N5具有与串联连接的晶体管NI和N3相同的沟道类型(η型)。在存储器阵列17的正常和读操作期间，可以使信号ADD和ADDB无效(比如，使ADD为低，而ADDB为高)以使能第二和第四类似反相器电路恰当运作。在写操作期间，可以使信号ADD和ADDB有效(比如，使ADD为高，而ADDB为低)以关断晶体管Ρ4、Ρ5、Ν4和Ν5。关断晶体管Ρ4、Ρ5、Ν4和Ν5切断了第二和第四类似反相器电路的上拉和下拉电流路径。以这种方式切断上拉和下拉电流路径因而允许节点Xl和Χ3悬浮，因为不存在来自电源线的有源驱使节点Xl和Χ3的直流路径。晶体管Ρ4和Ρ5有时可以称作三态上拉晶体管。晶体管Ν4和Ν5有时可以称作三态下拉晶体管。在写操作期间，使地址信号有效以将第二和第四类似反相器电路置于这种三态模式中(使第二和第四类似反相器电路呈三态)帮助允许更容易地以期望的数据值复写存储器单元18。如图2所示，存储器单元18可以包括地址晶体管，如NMOS晶体管NA’和PMOS晶体管PA’。单元18可以包括读/写存取晶体管，比如NMOS晶体管NA和PMOS晶体管PA。晶体管NA和PA可以统称作存取电路。用来描述给定存储器中的晶体管的术语“地址”和“存取”有时可以互换使用。然而，在当前讨论中，术语地址晶体管通常用来指其栅极直接由地址信号ADD和ADDB控制的晶体管，比如晶体管PA’和NA’，而术语存取晶体管通常用来指其栅极由读写控制(使能)信号RW和RWB控制的晶体管，比如晶体管NA和PA。在正常操作期间(S卩，当每个单元保持其本地数据值并在其输出端应用静止控制信号时)和在读操作期间，可以停用地址晶体管，而在写操作期间，可以使能(比如，开启)地址晶体管。在正常操作期间可以停用存取晶体管，并且在读和写操作期间可以使能所述存取晶体管。
通常，晶体管具有源极端子、漏极端子、栅极端子和体端子。术语“源极”和“漏极”端子有时可以互换使用。电路10的晶体管的源极和漏极有时可以统称作“源极漏极”端子。晶体管NA’和PA’可以具有连接到节点X3的第一源极漏极端子和连接到数据线的第二源极漏极端子。在读/写操作期间，可以通过数据线提供信号DATA。晶体管NA’和PA’可以具有分别由信号ADD和ADDB控制的栅极端子。晶体管NA和PA可以具有连接到节点Xl的第一源极漏极端子和连接到数据线的第二源极漏极端子。晶体管NA和PA可以具有由真实和互补的读/写使能信号RW和RWB控制的栅极端子。以这种方式布置的晶体管，如晶体管NA和PA，有时可以称作读/写传输门。晶体管NA’和PA’可以称作地址传输门。传输门包括经设计分别具有强下拉和上拉驱使强度的NMOS晶体管和PMOS晶体管。传输门因此能够将电路节点驱使至全CM0S(互补金属氧化物半导体)电压电平(比如，分别对应于电源电压Vcc和Nss的值的全高和全低电压电平)。通常，如果需要，任意数目的地址和/或存取晶体管均可以连接到任意数目的中 间节点，从而提供期望的读/写功能和性能。比如读电路32等读电路可以连接到数据线。读电路32可以包括两个反相器，比如反相器28和30。在读操作期间，读电路32可以感测数据线上的信号DATA的值并且可以在反相器30的输出端提供读取值。如果需要，也可以使用其他读(感测)方案(比如，带有不同数目晶体管的读电路、使用感测放大器的微分读方案，等等)。如图2中布置的晶体管P0-P5和N0-N5可以用作为存储器单元存储数据的存储电路(锁存器型电路)。晶体管P0-P5和N0-N5因此有时可以称作形成存储器单元18的存储部分。所述存储部分可以在中间节点X0-X4上存储数据(以真实和互补形式)。中间节点X0-X4因此可以称作内部存储节点。这些节点中的任意节点都可以用作图I中的输出端19。t匕如，节点X3可以连接到图I的输出端19。存储器单元18可以显示双稳态操作。当单元18被加载“O”时，X0、XI、X2和X3的值将分别为和“O”。当存储器元件被加载“I”时，乂03132和乂3的值将分别为 “O”、“I”、“O”和 “I”。在这种情况下，存储在节点Xl和X3处的值可以代表当前由单元18保持的被存储的比特。因此，将“O”写入到单元18中可以意味着“O”被写入到存储节点Xl和X3，而读取“I”可以意味着存储节点Xl和X3存储了 “I”(作为示例)。与基于一对交叉耦合的反相器的常规的存储器元件的设计不同的是，图2的存储器单元18具有连接成环形的四个类似反相器电路。在常规的交叉耦合反相器的设计中，反相器的输入节点上的辐照撞击(radiation strike)很有可能引起反相器的输出改变状态，从而将所述单元的状态翻转为错误值。在图2的布置中，每个类似反相器电路中的P沟道晶体管(比如，晶体管P0-P3)的栅极均从与同一类似反相器电路中的η沟道晶体管(比如，晶体管Ν0-Ν3)的栅极不同的源接收其输入。因为用于晶体管的栅极的控制信号以这种方式分布，所以存储器单元18比基于交叉耦合的反相器的常规存储器元件更能够从特定节点的辐照撞击中恢复，而不会翻转其状态。在作为CRAM存储器的正常操作期间，阵列17中的每个单元18可以用来在其输出线19处提供相应的输出信号OUT。OUT信号可以充当控制可编程逻辑的静态控制信号。在这种操作模式中，每个单元18中的地址信号ADD和ADDB和读/写使能信号均是无效的(t匕如，ADD为低，ADDB为高，Rff为低，而RWB为高)，以便停用地址和存取晶体管。当地址晶体管关断时，数据线将从单元18的存储部分(即，晶体管P0-P5和N0-N5)中隔离。晶体管P4和P5开启，因为ADD为低，而晶体管N4和N5开启，因为ADDB为高。单元18的第二和第四类似反相器电路因此发挥作用，并且单元18保持其加载的数据值，并显示出对辐照诱导的翻转事件的良好的免疫性。作为示例，考虑节点XO和节点X2为低(“O”)和节点Xl和X3为高(“I”)的情况。如果辐照撞击节点X0，则节点XO上辐照诱导的电荷可以引起节点XO上的电压升高(比如达到正电源电压Vcc或更高)。当节点XO上的电压升高时，第四类似反相器电路中的晶体管N3开启。节点X2上的电压为低，所以晶体管P3已经开启。在晶体管N3和P3开启的情况下，节点X3上的电压降至大约Vcc/2 (即，正电源电压Vcc和地电压Vss之间的中值)。由辐照撞击产生的高XO电压被传输至晶体管Pl的栅极。这使得晶体管Pl关断。晶体管NI具有由节点X2上的信号控制的栅极。因为节点X2为低，所以晶体管NI关断。当晶体管Pl关断而晶体管NI关闭时，节点Xl不再直接连接到正电源线上的正电源电压Vcc 或接地电源线上的地电压Vss。因此，节点Xl悬浮，保持其原始高状态，而不管辐照撞击。节点Xl上未受扰动的信号用作应用到晶体管P2的栅极的控制信号。在辐照撞击之前，节点Xl为高，而晶体管P2关断。在辐照撞击之后，节点Xl保持其原始高状态，所以晶体管P2的状态不改变。晶体管N2由减小的高电压(Vcc/2)控制，但是能够保持节点X2为低，因为晶体管P2保持关断。与在节点Xl上的未受干扰的信号一样，节点X2上的电压因此也未受辐照撞击的干扰。因为节点X2上的电压保持为低，所以晶体管P3保持开启并且节点X3被拉为高。即使节点X3的电压暂时从Vcc减小到Vcc/2，节点X3信号仍然能够保持晶体管PO至少部分关断，以使通过节点Xl上的未受干扰的高信号保持的晶体管NO能够使节点XO被拉为低。最终，暂时升高节点XO上的电压的节点XO上辐照诱导的电荷将消散，而节点XO将恢复其零伏的正常(撞击前)状态。一旦XO达到零伏，则晶体管N3关断，而节点X3重新获得其撞击前的Vcc电压。如本示例所示，即使当所述单元中的节点被辐照撞击时，单元18的结构仍允许所述单元保持其存储的数据值(本示例中为存储的“I”)。单元18对自辐照撞击的非期望的状态改变的免疫性帮助确保阵列17将在各种环境下显示出稳定的操作。如果需要，可以使用多于或少于四个类似反相器电路来形成单元18的存储部分。图3示出了说明对给定行中的期望的存储器单元进行写入的过程的时序图。在时间tl，期望的数据可以呈现在相应的数据线上(比如，驱使信号DATA为低以写入“O”)。在时间t2，地址和写使能信号可以为无效(比如，使得ADD为低，ADDB为高，Rff为低，RffB为高)。单元18中的所有类似反相器电路可以发挥作用，而单元18可以在此时存储未知的值(参见比如图3中的节点XI)。在时间t2，可以使地址信号有效以停用三态上拉和下拉晶体管(比如，关断图2中的单元18的晶体管P4、P5、N4和N5，并且由此将单元18中的第二和第四类似反相器电路三态化)。使地址信号有效还可以开启晶体管NA’和PA’以开始写过程。在时间t3，可以使写使能信号有效(比如，使得RW为高而RWB为低)以开启晶体管NA和PA。使能晶体管NA、PA、NA’和PA’可以提供足够的强度以将期望的数据写入存储器单兀18中。晶体管NA、PA、NA’和PA’可以是相对小型的晶体管(比如,最小尺寸的晶体管)，因为停用三态晶体管消除了电源线的竞争电流。在第二和第四类似反相器电路处于三态状态下时，在单元18内仅可获得正常恢复力的一半，由此便利了写操作。传输门(比如，晶体管NA、PA、NA’和PA’)可以驱使节点Xl和X3达到全CMOS电压电平(比如，电源电压Vcc或Vss)。以这种方式对单元18进行写操作消除了可能流经第一和第三类似反相器电路的撬棒电流(crowbar current)(比如，当其上拉电路和下拉电路至少部分开启时，流经类似反相器电路的电流)。在时间t4，可以成功地复写节点Xl以存储期望的“O”值。在使写使能信号有效之后写入单元18所花费的时间(从时间t3到t4)可以被称作写存取时间TWArc。在时间t5，可以使写使能信号无效。在时间t6，可以使地址信号无效。在时间t7，信号DATA可以改变成新值以将“I”写入另一个单元。从驱使数据线上的有效数据到使地 址信号有效的时间(从时间tl到t2)可以被称作设置时间Tsu。使地址信号有效的时间量可以称作地址时间Τ_。从使地址信号无效到驱使数据线上的新值的时间(从时间t6到t7)可以称作保持时间TH。时间段Tsu、Tadd和Th可以分别具有IOOns的持续时间(作为示例)。时间段Tsu、Tadd和Th可以具有任何期望的持续时间。图3的时序图仅仅是说明性的。使用类似图3所示的时序方案，任何期望的数据值都可以被写入存储器单元18中。图4示出了说明从期望的存储器单元读取数据的过程的时序图。从单元18读取只会干扰单个内部存储节点(比如，节点XI)，因为读存取晶体管只会连接到单个存储节点。因为单元18对单个存储节点扰动具有免疫性，所以使用这种方式从单元18读取将不会无意地翻转单元18的当前状态。考虑存储器单元18存储“O”的情形(比如，节点Xl存储“O”)。预充电电路可以在tl时间前将数据线预充电(PRE)至Vcc/2 (作为示例)。将数据线预充电至Vcc/2可以最小化节点Xl处的读扰动，并且可以减小动态切换功率消耗，假设单元18具有相等的可能性来存储“I”或“O”。如果需要，可以将数据线预充电至电源电压Vcc、Vss或任何期望的电压值。在时间tl，可以停用预充电电路，并且数据线可以被置为三态模式(TRI)，其中预充电电压电平(比如，Vcc/2)由数据线电容保持。在三态模式中，数据线可能不能被电源线有源驱使。此时可以使读使能信号无效(比如，使得RW为低而RWB为高)。在读操作期间，可以使地址信号无效以确保四个类似反相器电路恰当运作，从而保持存储器单元的当前状态。在时间t2，可以使读使能信号有效(比如，使得RW为高，而RWB为低)。在本示例中，数据线可以最终被晶体管NA和PA放电至地(时间t3)。从使读使能信号有效到在数据线处观察到地电压Vss的时间量(例如从时间t2至t3)可以称作读存取时间TMrc。在时间t4，可以采样相应于存储节点Xl的值的读取值。在时间t5，可以使读使能信号无效。从采样读数据到使读使能信号无效的时间量可以称作保持时间TH。保持时间Th应该为正以确保可以恰当地采样数据。在时间t6，数据电路可以将读数据驱使(DRIVE)到控制电路12以用于进一步的处理。
如图4所示，可以以相似的方式读取存储在节点Xl的逻辑“I”。在时间t7之前，可以将数据线预充电至Vcc/2。在时间t7，可以停用预充电电路，并且可以将数据线置为三态模式，其中由数据线电容保持预充电电压Vcc/2。此时可以使读使能信号无效。在时间t8，可以使读使能信号有效。在这种情形下，数据线可以最终通过晶体管NA和PA充电至电源电压Vcc(时间t9)。从使读使能信号有效到在数据线处实现正电源电压Vcc的时间量(从时间t8到t9)也可以称作读存取时间TMrc。在时间tlO，可以采样相应于存储节点Xl的值的读取值。在时间tll，可以使读使能信号无效。在时间tl2，数据电路可以将读数据驱使到控制电路12以用于进一步的处理。图4所示的时序图仅仅是说明性的。使用与图4所示相似的时序方案可以从存储器单元18中读取任何期望的数据值。图5示出了可以用于存储器单元18的另一种合适的布置。图5中单元18的存储 部分(比如，基于晶体管P0-P5和N0-N5的电路)与图2中的相同。图5的存储器单元18可以包括一个PMOS地址晶体管PA’和一个PMOS读/写存取晶体管PA。地址晶体管PA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADDB控制的栅极端子。存取晶体管PA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由例如信号nRW等读/写使能信号控制的栅极端子。图5的存储器单元18以与图2的存储器单元相似的方式操作。可以使用与图3和图4中描述的相似的时序方案控制数据信号DATA和地址信号ADD和ADDB。信号nRW可以像信号RWB —样运转以在读/写操作期间使能或停用存取晶体管PA。存储器单元，比如图5的存储器单元18，可以比图2的存储器单元包括更少的晶体管。存储器单元，比如图5的存储器单元18，也可以比图2的存储器单元需要更少的控制信号(比如，ADD、ADDB 和 nRW)。当写“I”时，晶体管PA和PA’能够驱使存储节点Xl和X3至全高电压电平(比如，至电源电压Vcc)，因为PMOS晶体管能够上拉至正电源电压。当写“O”时，晶体管PA和PA’可以驱使存储节点Xl和X3降至准低电压(比如，Vss+Vtp)，因为PMOS晶体管只可以下拉低至高于其栅极电压电平一个阈值电压电平Vtp。在这种类型的情况下，一些撬棒电流可以流经第一和第三类似反相器电路，因为晶体管NO和N2部分开启。在读模式期间，当读“I”时，存取晶体管PA可以将数据线上拉至全高电压电平。当读“O”时，晶体管PA可以将数据线下拉至准低电压(比如，Vss+Vtp)。通常来说，根据存储的比特的状态，信号DATA可以是全高电压电平或准低电压。图6示出了用于存储器单元18的另一个合适的布置。图6的单元18的存储部分可以保持与图2的相同。图6的存储器单元18可以包括一个NMOS地址晶体管NA’和一个NMOS读/写存取晶体管NA。地址晶体管NA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADD控制的栅极端子。存取晶体管NA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由读/写使能信号比如信号RW控制的栅极端子。图6的存储器单元18可以与图2的存储器单元相似地操作。可以使用图3和图4描述的一般类型的时序方案来控制数据信号DATA、使能信号RW和地址信号ADD和ADDB。图6的存储器单元18可以具有比图2的存储器单元更少的晶体管。图6的存储器单元18还可以需要比图2的存储器单元更少的控制信号(比如，ADD、ADDB和鼎)。当写“O”时，晶体管NA和NA’可以驱使存储节点Xl和X3至全低电压电平，因为NMOS晶体管能够下拉至零伏。当写“ I”时，晶体管NA和NA’能够驱使存储节点Xl和X3至准高电压(比如，Vcc-Vtn)，因为NMOS晶体管只可以上拉高至低于其栅极电压电平一个阈值电压电平Vtn。这可以引起一些撬棒电流流经第一和第三类似反相器电路，因为晶体管PO和P2部分开启。在读模式期间，当读“O”时，存取晶体管NA可以将数据线放电至全低电压电平。当读“I”时，晶体管NA可以将数据线充电至准高电压(S卩，Vcc-Vtn)。通常来说，根据存储的比特的状态，信号DATA将是电压Vss或(Vcc-Vtn)。图7示出了用于存储器单元18的另一种合适的布置。图7中的单元18的存储部分与图2的相同。图7的存储器单元18可以包括一个PMOS地址晶体管PA和一个NMOS读/写存取晶体管NA。地址晶体管PA可以具有连接到节点X3的第一源极漏极端子，连接到·数据线的第二源极漏极端子和由信号ADDB控制的栅极端子。存取晶体管NA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子和由读/写使能信号比如信号RW控制的栅极端子。图7的存储器单元18可以与图2的存储器单元相似的方式操作。可以使用图3和图4描述的类型的时序方案来控制数据信号DATA、使能信号RW和地址信号ADD和ADDB。图7的存储器单元18可以具有比图2的存储器单元更少的晶体管。图7的存储器单元18还可以需要比图2的存储器单元更少的控制信号(比如，信号ADD、ADDB和鼎)。当写“I”时，晶体管PA可以驱使存储节点X3至全高电压电平(比如，Vcc)。当写“I”时，晶体管NA可以驱使存储节点Xl至准高电压(比如，Vcc-Vtn)。这可以引起撬棒电流流经第三类似反相器电路，因为晶体管P2部分开启。当写“O”时，晶体管NA可以驱使存储节点Xl至全低电压电平(比如，Vss)。当写“O”时，晶体管PA可以驱使存储节点X3降至准低电压电平(比如，Vss+Vtp)。这可以引起撬棒电流流经第三类似反相器电路，因为晶体管N2部分开启。在写操作期间，可能没有撬棒电流流经第一类似反相器电路，因为在写“I”期间，节点X3被驱使至全高电压电平，而在写“O”期间，节点Xl被驱使至全低电压电平，从而分别完全关断晶体管PO和NO。在读模式期间，在读“O”时，存取晶体管NA可以将数据线放电至全低电压电平。在读“I”时，晶体管NA可以将数据线充电至准高电压电平。通常来说，根据存储的比特的状态，信号DATA将是电压Vss或(Vcc-Vtn)。图8示出了用于存储器单元18的另一个合适的布置。图8中的单元18的存储部分可以与图2的相同。图8的存储器单元18可以包括四个地址晶体管NA、PA、NA’和PA’和包括一个NMOS读存取晶体管NR的读电路。地址晶体管NA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADD控制的栅极端子。存取晶体管PA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADDB控制的栅极端子。地址晶体管NA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADD控制的栅极端子。存取晶体管PA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADDB控制的栅极端子。图8的存储器元件18可以与图2的存储器元件相似的方式操作。可以使用图3和图4描述的类型的时序方案来控制数据信号DATA和地址信号ADD和ADDB。在读/写操作期间，信号READ可以像信号RW —样操作以使能或停用存取晶体管NR。与图2的存储器单元相比，图8的存储器单元18可以具有额外的专用读晶体管。图8的存储器单元18可以需要比图2的存储器单元更少的控制信号(比如，ADD、ADDB和READ)ο图8示出的地址晶体管像传输门一样操作，当写“I”时，所述传输门可以将存储节点Xl和X3驱使至全高电压电平(比如，Vcc)，而当写“O”时，所述传输门将存储节点Xl和X3驱使至全低电压电平(比如，Vss)。写单元18以这种方式阻止撬棒电流流经第一和第三类似反相器电路。
在读模式期间，当读“O”时，读晶体管NR可以将数据线放电至全低电压电平。当读“I”时，晶体管NR可以将数据线充电至准高电压。通常来说，根据存储的比特的状态，信号DATA将是电压Vss或(Vcc-Vtn)。与图2的存储器单元相比，图8的单元18可以具有更强的读驱使强度。当读“I”或“O”时，图8中读电流将仅必须流经单元18中的两个串联的晶体管，而图2中读电流将必须流经单元18中的三个串联的晶体管。通过从节点XO和X2而非节点Xl和X3中读取值，提供了这种潜在的性能加强，因为第一和第三类似反相器电路具有比第二和第四类似反相器电路更少的上拉和下拉晶体管。通常来说，流经更少数目的晶体管的电流经历更少的电阻，并且因而体现出更好的性能(比如，更高的电流值)。图9示出了存储器单元18的额外一种合适的配置。图9的单元18的存储部分可以与图2的相同。图9的单元18可以包括三个地址晶体管PA、NA’和PA’以及一个NMOS存取晶体管NA。地址晶体管PA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADDB控制的栅极端子。地址晶体管NA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADD控制的栅极端子。地址晶体管PA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADDB控制的栅极端子。图9的存储器单元18可以与图2的存储器单元相似地操作。可以使用图3和图4描述的类型的时序方案来控制数据信号DATA、地址信号ADD和ADDB以及读/写使能信号RW。图9的存储器单元18可以包括与图2的存储器单元18相同数目的晶体管，但是可以需要比图2的存储器单元更少的控制信号(比如，ADD, ADDB和鼎)。图9示出的地址和存取晶体管NA可以像传输门一样操作，当写“I”时，所述传输门将存储节点Xl和X3驱使至全高电压电平，而当写“O”时，所述传输门将节点Xl和X3驱使至全低电压电平。在写模式期间，可以使能存取晶体管NA。写单元18以这种方式消除了流经第一和第三类似反相器电路的撬棒电流。在读模式期间，当读“O”时，存取晶体管NA可以将数据线放电至全低电压电平。当读”1 “时，晶体管NA可以将数据线充电至准高电压。图10示出了用于存储器单元18的另一个合适的布置。图10中的单元18的存储部分可以与图2的相同。图10的存储器单元18可以包括四个地址晶体管NA、PA、NA’和PA’以及读电路比如读缓冲器电路39。地址晶体管NA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADD控制的栅极端子。地址晶体管PA可以具有连接到节点Xl的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADDB控制的栅极端子。地址晶体管NA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADD控制的栅极端子。地址晶体管PA’可以具有连接到节点X3的第一源极漏极端子，连接到数据线的第二源极漏极端子，和由信号ADDB控制的栅极端子。图10的存储器单元18可以与图2的存储器单元相似地操作。可以使用图3和图4描述的类型的时序方案来控制数据信号DATA以及地址信号ADD和ADDB。在读操作期间，信号READ可以像信号RW —样操作以使能或停用存取晶体管NR。缓冲器电路39可以包括两个串联的NMOS晶体管NRl和NR2。晶体管NRl和NR2可以耦合在数据线和地线之间。晶体管NRl可以具有由信号READ控制的栅极端子，而晶体 管NR2可以具有连接到节点XO的栅极端子。如果需要，读缓冲器电路39可以连接到不同的内部存储节点。图5的存储器单元18可以需要比图2的存储器单元更少的控制信号(t匕如，ADD、ADDB 和 READ)。图10所示的地址晶体管可以像传输门一样操作，当写“I “时，所述传输门将存储节点Xl和X3驱使至全高电压电平，而当写”0 “时，所述传输门将存储节点Xl和X3驱使至全低电压电平。写单元18以这种方式消除了可以流经第一和第三类似反相器电路的撬棒电流。在读模式期间，数据线可以预充电至正电源电压Vcc (作为示例)。当读“I”时，缓冲器电路39可以将数据线放电至零伏(比如，节点XO存储“O”)。当读“O”时，数据线可以保持为高(比如，节点XO存储“I”)。读单元18以这种方式不会提供干扰(比如，在相应的内部节点上可忽略的电压升高)，因为内部节点XO连接到读缓冲器电路39中的晶体管NR2的栅极端子。图10中的读缓冲器电路仅仅是说明性的。如果需要，可以使用提供零读取干扰的其他类型的缓冲器电路。图11示出了写模式中操作存储器单元18的说明性的步骤。在步骤40，集成电路10可以将存储器阵列17中的每行的信号DATA设置为期望的值。在步骤42，可以使相应于期望的单元的地址信号ADD和ADDB有效，以将存储器单元的列置为三态模式(比如，停用单元18的存储部分中的第二和第四类似反相器电路的上拉和下拉电流路径)。在步骤44，可以使写使能信号(比如，信号RW/RWB、nRW等等)有效以使写存取晶体管(如果存在)能写入存储器单元。一旦将期望的值写入该单元，则可以使写使能信号无效(步骤46)。然后可以使地址信号无效(步骤48)。存储器阵列17中的每列存储器单元都可以这种方式写入。如果更多存储器单元需要被加载期望的数据，则处理可以循环回到步骤40 (如路径50所指示的)以写入存储器单元的下一列。一旦所有的单元均被加载了期望的数据，则存储器单元可以被置为正常操作。作为示例，可编程集成电路中的存储器单元可以加载配置数据以提供控制传输晶体管门的静态输出信号(步骤52)。图12示出了在读模式中操作存储器单元18的说明性步骤。在步骤54，可以使用图11中描述的类型的途径使存储器单元18加载期望的数据。在读模式期间，可以使地址信号ADD和ADDB无效(步骤56)。在读操作期间使地址信号无效可以允许四个类似反相器电路正常运作以提供高读取稳定性和软错误翻转免疫性。在步骤58，数据线可以预充电至期望的预充电电压(比如，Vss、Vcc、Vcc/2等等)。作为示例，信号DATA可以具有Vcc/2的值以减小整体功率消耗。在步骤60，可以使相应于列中期望的単元的读使能信号(比如信号RW/RWB、nRW、READ等等)有效以使读存取晶体管能根据存储的比特的值对数据线充电或放电。在步骤62，可以采样(锁存)读数据以采集存储的比特的状态。在期望的数据被采样之后，可以使读使能信号无效(步骤62)。然后读数据可以被驱使至控制电路12上以用于进ー步的处理(步骤66)。可以以这种方式读取存储器阵列17中的存储器単元的每列。如果需要读取更多存储器単元，则处理可以循环回到步骤58 (如路径68指示)以读取下一组存储器単元。一旦读取了所有期望的単元，则可以将存储器単元使用在正常操作模式中以提供控制电路组件如可编程逻辑门的静态输出信号(步骤70)。额外的实施例额外实施例I、ー种可操作在读和写模式中的存储器元件，包括至少第一和第二晶体管对，其相互连接以形成具有至少第一和第二数据存储节点的双稳态元件，每个数据存储节点耦合在第一和第二晶体管对中相应的ー个中的第一晶体管和第二晶体管之间；给定的晶体管，其与所述第一和第二晶体管对中给定的ー对中的第一晶体管和第二晶体管串联连接；和存取电路，其中使能存取电路以在写模式期间将数据写入存储器単元中，并且在读模式期间停用存取电路。额外实施例2、根据额外实施例I所述的存储器元件，其中所述存取电路包括并联连接的η沟道晶体管和P沟道晶体管。额外实施例3、根据额外实施例I所述的存储器元件，其中所述存取电路包括P沟
道晶体管。额外实施例4、根据额外实施例I所述的存储器元件，其中所述存取电路包括η沟
道晶体管。额外实施例5、根据额外实施例I所述的存储器元件，还包括读电路，其中读电路被使能并且在读模式期间从所述存储器元件读取数据，并且其中在所述写模式期间停用所述读电路。额外实施例6、根据额外实施例5所述的存储器元件，其中所述读电路包括串联连接的第一和第二晶体管，并且其中所述第一晶体管具有连接到第一和第二数据存储节点中给定的ー个的栅极。额外实施例7、根据额外实施例5所述的存储器元件，其中所述读电路包括并联连接的η沟道晶体管和P沟道晶体管。额外实施例8、根据额外实施例5所述的存储器元件，其中所述读电路包括η沟道
晶体管。额外实施例9、根据额外实施例5所述的存储器元件，还包括第三晶体管对，该第三晶体管对具有第一晶体管和第二晶体管以及耦合在第三晶体管对的第一和第二晶体管之间的第三数据存储节点；和第四晶体管对，该第四晶体管对具有第一晶体管和第二晶体管以及耦合在第四晶体管对的第一晶体管和第二晶体管之间的第四数据存储节点。额外实施例10、可操作在读模式和写模式中的存储器元件，包括具有至少第一和第二数据存储节点的双稳态元件；数据线；耦合在所述数据线和第一数据存储节点之间的第一存取电路；耦合在所述数据线和第二数据存储节点之间的第二存取电路，其中第一和第二存取电路在写模式期间开启，并且其中第一和第二存取电路在读模式期间关闭；以 及与第一和第二存取电路分离的读电路，其中在写模式期间读电路关闭，并且其中在读模式期间读电路开启。额外实施例11、根据额外实施例10所述的存储器元件，其中第一和第二存取电路分别包括并联连接的η沟道晶体管和P沟道晶体管。额外实施例12、根据额外实施例11所述的存储器元件，其中读电路包括串联连接
的第一和第二晶体管。额外实施例13、根据额外实施例12所述的存储器元件，其中读电路的第一晶体管具有连接到第一和第二数据存储节点中给定的一个的栅扱。额外实施例14、根据额外实施例10所述的存储器元件，其中读电路包括串联连接
的第一和第二晶体管。额外实施例15、根据额外实施例14所述的存储器元件，其中读电路的第一晶体管具有连接到第一和第二数据存储节点中给定的一个的栅扱。额外实施例16、根据额外实施例10所述的存储器元件，所述双稳态元件还包括第三和第四数据存储节点。额外实施例17、根据额外实施例16所述的存储器元件，其中读电路包括串联连接的第一和第二晶体管，并且其中读电路的第一晶体管具有连接到第三和第四数据存储节点中给定的ー个的栅极。额外实施例18、可操作在读和写模式中的存储器元件，包括数据线；具有至少第一和第二数据存储节点的双稳态元件，其中双稳态元件包括至少ー个晶体管，并且其中该晶体管被控制为在写模式期间选择性地弱化所述双稳态元件；以及耦合在所述数据线和第一数据存储节点之间的存取电路，其中所述存取电路在写模式期间开启，并且其中所述存取电路在读模式期间关闭。额外实施例19、根据额外实施例18所述的存储器元件，还包括第一和第二电源端子，其中所述晶体管耦合在第一电源端子以及第一和第二数据存储节点中给定的一个节点之间，并且其中在写模式期间，所述晶体管关断，并通过从第一电源端子断开所述第一和第ニ数据存储节点中所述给定的ー个节点而弱化所述双稳态元件。额外实施例20、根据额外实施例18所述的存储器元件，还包括耦合在所述数据线和第二数据存储节点之间的电路，其中所述电路在写模式期间关闭，并且其中所述电路在读模式期间开启。前面仅仅是本发明原理的说明，而本领域技术人员可以做出各种修改而不背离本发明的精神和保护范围。前述实施例可以单个实施或以任意组合实施。
权利要求
1.一种可操作在读和写模式中的存储器元件，包括 至少第一和第二晶体管对，所述第一和第二晶体管对互相连接以形成具有至少第一和第二数据存储节点的双稳态元件，每个数据存储节点耦合在所述第一和第二晶体管对中相应的一个中的第一晶体管和第二晶体管之间； 给定的晶体管，所述给定的晶体管与所述第一和第二晶体管对中给定的一对中的所述第一晶体管和所述第二晶体管串联连接；和 存取电路，其中在所述写模式期间，使能所述存取电路以将数据写入所述存储器元件中，并且其中在所述读模式期间，停用所述存取电路。
2.根据权利要求I所述的存储器元件，其中所述存取电路包括并联连接的η沟道晶体 管和P沟道晶体管。
3.根据权利要求I所述的存储器元件，其中所述存取电路包括P沟道晶体管。
4.根据权利要求I所述的存储器元件，其中所述存取电路包括η沟道晶体管。
5.根据权利要求I所述的存储器元件，还包括读电路，其中在所述读模式期间，所述读电路被使能并从所述存储器元件中读取数据，并且其中在所述写模式期间，所述读电路被停用。
6.根据权利要求5所述的存储器元件，其中所述读电路包括串联连接的第一和第二晶体管，并且其中所述第一晶体管具有连接到所述第一和第二数据存储节点中给定的一个的栅极。
7.根据权利要求5所述的存储器元件，其中所述读电路包括并联连接的η沟道晶体管和P沟道晶体管。
8.根据权利要求5所述的存储器元件，其中所述读电路包括η沟道晶体管。
9.根据权利要求5所述的存储器元件，还包括 第三晶体管对，所述第三晶体管对具有第一晶体管和第二晶体管以及耦合在所述第三晶体管对的第一晶体管和第二晶体管之间的第三数据存储节点；和 第四晶体管对，所述第四晶体管对具有第一晶体管和第二晶体管以及耦合在所述第四晶体管对的第一晶体管和第二晶体管之间的第四数据存储节点。
10.一种可操作在读和写模式中的存储器元件，包括 双稳态元件，所述双稳态元件具有至少第一和第二数据存储节点； 数据线； 第一存取电路，所述第一存取电路耦合在所述数据线和所述第一数据存储节点之间； 第二存取电路，所述第二存取电路耦合在所述数据线和所述第二数据存储节点之间，其中所述第一和第二存取电路在所述写模式期间开启，并且其中所述第一和第二存取电路在所述读模式期间关闭；和 读电路，所述读电路与所述第一和第二存取电路分离，其中所述读电路在所述写模式期间关闭，并且其中所述读电路在所述读模式期间开启。
11.根据权利要求10所述的存储器元件，其中所述第一和第二存取电路分别包括并联连接的η沟道晶体管和P沟道晶体管。
12.根据权利要求11所述的存储器元件，其中所述读电路包括串联连接的第一和第二晶体管。
13.根据权利要求12所述的存储器元件，其中所述读电路的第一晶体管具有连接到所述第一和第二数据存储节点中给定的一个的栅极。
14.根据权利要求10所述的存储器元件，其中所述读电路包括串联连接的第一和第二晶体管。
15.根据权利要求14所述的存储器元件，其中所述读电路的第一晶体管具有连接到所述第一和第二数据存储节点中给定的一个的栅极。
16.根据权利要求10所述的存储器元件，其中所述双稳态元件还包括第三和第四数据存储节点。
17.根据权利要求16所述的存储器元件，其中所述读电路包括串联连接的第一和第二晶体管，并且其中所述读电路的第一晶体管具有连接到所述第三和第四数据存储节点中给定的一个的栅极。
18.—种可操作在读和写模式中的存储器元件，包括 数据线； 双稳态元件，所述双稳态元件具有至少第一和第二数据存储节点，其中所述双稳态元件包括至少一个晶体管，并且其中所述晶体管被控制为在所述写模式期间选择性地弱化所述双稳态元件； 存取电路，所述存取电路耦合在所述数据线和所述第一数据存储节点之间，其中所述存取电路在所述写模式期间开启，并且其中所述存取电路在所述读模式期间关闭。
19.根据权利要求18所述的存储器元件，还包括第一和第二电源端子，其中所述晶体管耦合在所述第一电源端子和所述第一和第二数据存储节点中给定的一个节点之间，并且其中在写模式期间，所述晶体管关断，并通过从所述第一电源端子断开所述第一和第二数据存储节点中所述给定的一个节点而弱化所述双稳态元件。
20.根据权利要求18所述的存储器元件，还包括耦合在所述数据线和所述第二数据存储节点之间的电路，其中所述电路在所述写模式期间关闭并且其中所述电路在所述读模式期间开启。
全文摘要
本发明提供了带有存储器单元的集成电路。存储器单元可以具有连接成环形配置的四个类似反相器电路和四个相应的存储节点。四个类似反相器电路可以形成该存储器单元的存储部分。在上拉和下拉路径中，某些类似反相器电路可以具有三态晶体管。该三态晶体管可以由地址信号控制。地址和存取晶体管可以耦合在某些存储节点和数据线之间。该地址和存取晶体管可以用来读取和写入存储器单元。在写操作期间，可以使地址信号有效以关断三态晶体管和消除单元的竞争电流。在读和正常操作期间，可以使该地址信号无效以允许该类似反相器电路保持所述单元的当前状态同时提供软错误翻转免疫性。
文档编号G11C7/22GK102918598SQ201180026921
公开日2013年2月6日 申请日期2011年3月29日 优先权日2010年4月2日
发明者T·H·怀特 申请人:阿尔特拉公司