门极控制电压产生电路的制作方法
【专利摘要】本发明公开了一种门极控制电压产生电路，通过运算放大器产生一基准电流，镜像产生了一路镜像电流I3流过第三电阻产生一基准电压。然后通过工作于饱和区的本征NMOS管产生所需要的门极控制电压。其中，通过增加了第三P型晶体管、第一N型晶体管及第二N型晶体管产生了一路镜像电流I4，流经第四电阻，使第四电阻两端产生压降，从而使负阈值电压的本征NMOS管N3工作于饱和区。本发明能实现了与传统电路一样的产生基准电压的功能，同时使负阈值电压的本征NMOS管工作于饱和区，这样通过本征NMOS管的镜像可以有效的实现BL电位的嵌位作用。
【专利说明】门极控制电压产生电路
【技术领域】
[0001]本发明涉及一种半导体集成电路制造设备，特别是涉及一种嵌位电路门极控制电压产生电路。
【背景技术】
[0002]在非易大性存储器集成电路中，为了降低读操作时对存储单元性能的影响(readdisturb),需要限制BL(Bit Line,位线)的电位，因此需要一个嵌位电路。一般嵌位BL电压的方法是在SA (Sense Amplif ier，灵敏放大器)电路中增加一本征N型晶体管，通过限制门级控制信号(vlim)来嵌位BL电压，如图1所示。在传统的本征NMOS管的阈值电压为非负的工艺中，门极控制电压(vlim)的产生电路如图2所示；运算放大器的负输入端输入一个参考电压Vref，运算放大器的输入端、晶体管Pl的栅极、晶体管P2的栅极相连，晶体管Pl的源极与晶体管P2的源极相连在外部电压(VDD)上，晶体管Pl的漏极通过一个电阻R2与运算放大器的正输入端连接，形成反馈(fdbk)，电阻Rl的一端与运算放大器的正输入端相连，另一端接地；晶体管P2的漏极与本征NMOS管NI的漏极及栅极相连，并且作为门极控制电压(vlim)，本征NMOS管NI的源极通过一个电阻R3接地。其中晶体管P1、P2为PMOS管，晶体管Pl的宽度与晶体管P2的宽度之比为N: M，N、M为大于O的数。
[0003]其工作原理为:通过运算放大器的反馈控制产生基准电流11(11 = Vref/Rl),再镜像产生 12(12 = I1*M/N)，因此 v(vlim_bl) = I2*R3 = Vref*(M/N)*(R3/R1)，其中v(vlim_bl)为一基准电压，再通过门极与漏极直接相连的本征NMOS管NI产生SA中所需要的门极控制电压vlim。这样v(BL)电位基本等于v(vlim_bl)电位，取到嵌位BL电位的作用。
[0004]但在本征NMOS管NI的阈值电压为负的工艺中，这样的门极控制电压就不适用，原因在于:N1管门极与漏极直接相连后，NI管工作于线性区，这样可能出现V(BL) > V (vlim)> V (vlim_bl)，无法取到嵌位BL电位的作用。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种门极控制电压产生电路，能在本征NMOS管阈值电压为负时，在读过程中，对BL电位进行有效的嵌位，从而改善读对存储单元的影响。
[0006]为解决上述技术问题，本发明提供的一种门极控制电压产生电路，包括:第一 P型晶体管、第二 P型晶体管、第三P型晶体管、第一 N型晶体管、第二 N型晶体管、第三N型晶体管及运算放大器，其中运算放大器的负输入端输入一个参考电压，运算放大器的输出端、第一 P型晶体管的栅极、第二 P型晶体管的栅极及第三P型晶体管的栅极相连，第一 P型晶体管的源极、第二 P型晶体管的源极及第三P型晶体管的源极相连在外部电压上，第一 P型晶体管的漏极通过一个第二电阻与运算放大器的正输入端连接，形成反馈，第一电阻的一端与运算放大器的正输入端相连，另一端接地；第二 P型晶体管的漏极与第三N型晶体管的漏极相接并通过一个第四电阻与第三N型晶体管的栅极及第二 N型晶体管的漏极相连，第三N型晶体管的栅极引出一路作为门极控制电压，第三N型晶体管的源极通过一个电阻接地。第三P型晶体管的漏极与第一 N型晶体管的漏极、第一 N型晶体管的栅极、第二 N型晶体管的栅极相连，第一 N型晶体管的源极、第二 N型晶体管的源极相连接地。
[0007]进一步的，所述第一 P型晶体管的尺寸宽度与所述第二 P型晶体管的尺寸宽度及所述第三P型晶体管的尺寸宽度的比为N: L: (M+L)，其中M、L、N为大于O的数。
[0008]进一步的，述第一 N型晶体管的尺寸宽度与所述第二 N型晶体管尺寸宽度的比为A: B，其中A、B为大于O的数。
[0009]进一步的，所述第一 N型晶体管的尺寸宽度与所述第二 N型晶体管尺寸宽度相等，BP A = B0
[0010]本发明门极控制电压产生电路，实现了与传统电路一样的产生基准电压的功能，同时使负阈值电压的本征NMOS管工作于饱和区，这样通过本征NMOS管的镜像可以有效的实现BL电位的嵌位作用。
【专利附图】
【附图说明】
[0011]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0012]图1是常用的带嵌位的SA电路图；
[0013]图2是传统的门极控制电压产生电路图；
[0014]图3是本发明门极控制电压产生电路图。
【具体实施方式】
[0015]为使贵审查员对本发明的目的、特征及功效能够有更进一步的了解与认识，以下配合附图详述如后。
[0016]如图2所示，运算放大器的负输入端输入一个参考电压Vref，运算放大器的输出端、第一 P型晶体管Pl的栅极、第二 P型晶体管P2的栅极及第三P型晶体管P3的栅极相连，第一 P型晶体管Pl的源极、第二 P型晶体管P2的源极及第三P型晶体管P3的源极相连在外部电压(VDD)上，第一 P型晶体管Pl的漏极通过一个第二电阻R2与运算放大器的正输入端连接，形成反馈(fdbk)，第一电阻Rl的一端与运算放大器的正输入端相连，另一端接地；第二 P型晶体管P2的漏极与第三N型晶体管N3的漏极相接并通过一个第四电阻R4与第三N型晶体管N3的栅极及第二 N型晶体管N2的漏极相连，第三N型晶体管N3的栅极引出一路作为门极控制电压(vlim)，第三N型晶体管N3的源极通过一个电阻R3接地。第三P型晶体管P3的漏极与第一 N型晶体管NI的漏极、第一 N型晶体管NI的栅极、第二 N型晶体管N2的栅极相连，第一 N型晶体管NI的源极、第二 N型晶体管N2的源极相连接地，其中第三N型晶体管N3为本征NMOS管，第一 P型晶体管Pl的尺寸宽度与第二 P型晶体管P2的尺寸宽度及第三P型晶体管P3的尺寸宽度的比为N: L: (M+L)，其中N、M、L为大于O的数，第一 N型晶体管NI的尺寸宽度与第二 N型晶体管N2尺寸宽度的比为A: B，其中A、B为大于O的数，优选的A = B。
[0017]本发明的嵌位电路门极控制电压产生电路的工作原理为:通过运算放大器产生一基准电流II，镜像产生了一路镜像电流13流过R3产生一基准电压v(vlim_bl)。然后通过工作于饱和区的本征N管产生所需要的门极控制电压vlim。其中，通过增加了 P3/N1/N2产生了一路镜像电流14，流经R4，使R4两端产生压降，从而使负阈值电压的本征NMOS管N3工作于饱和区。这样通过产生的vlim电位可以有效钳位SA电路中BL电位。
[0018]其中，要求I4*R4 > -vth,则对于本征NMOS晶体管NI:
[0019]Vds = Vgs+I4*R4 > Vgs-vth
[0020]其中vds为漏极与源极的电压差，vgs为栅极与源极的电压差，Vth为阈值电压，因此NI工作于饱和区
[0021]同时:
[0022]Il = Vref/Rl,
[0023]12 = 11* (M+L)/N，
[0024]14 = I1*(L/N)*B/A = I1*L/N*B/A
[0025]因此假定A = BJlJ
[0026]13 = 12-14 = II* (M+L)/N_I1*L/N = I1*M/N
[0027]v(vlim_bl) = I3*R3 = Vref* (M/N) * (R3/R1)
[0028]即可以通过调节PU P2、P3、N1、N2的尺寸宽度及电阻R3及Rl的阻值来调节v(vlim_bl)的大小，本发明实现了与传统电路一样的产生vlim_bl基准电压的功能，同时使负阈值电压的本征NMOS管工作于饱和区，这样通过本征NMOS管的镜像可以有效的实现BL电位的嵌位作用。
[0029]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种门极控制电压产生电路，其特征在于，包括:第一P型晶体管、第二P型晶体管、第三P型晶体管、第一 N型晶体管、第二 N型晶体管、第三N型晶体管及运算放大器，其中运算放大器的负输入端输入一个参考电压，运算放大器的输出端、第一 P型晶体管的栅极、第二 P型晶体管的栅极及第三P型晶体管的栅极相连，第一 P型晶体管的源极、第二 P型晶体管的源极及第三P型晶体管的源极相连在外部电压上，第一 P型晶体管的漏极通过一个第二电阻与运算放大器的正输入端连接，形成反馈，第一电阻的一端与运算放大器的正输入端相连，另一端接地；第二 P型晶体管的漏极与第三N型晶体管的漏极相接并通过一个第四电阻与第三N型晶体管的栅极及第二 N型晶体管的漏极相连，第三N型晶体管的栅极引出一路作为门极控制电压，第三N型晶体管的源极通过一个电阻接地。第三P型晶体管的漏极与第一 N型晶体管的漏极、第一 N型晶体管的栅极、第二 N型晶体管的栅极相连，第一 N型晶体管的源极、第二 N型晶体管的源极相连接地。
2.如权利要求1所述的门极控制电压产生电路，其特征在于，所述第一P型晶体管的尺寸宽度与所述第二 P型晶体管的尺寸宽度及所述第三P型晶体管的尺寸宽度的比为N: L: (M+L)，其中M、L、N为大于O的数。
3.如权利要求1所述的门极控制电压产生电路，其特征在于，所述第一N型晶体管的尺寸宽度与所述第二 N型晶体管尺寸宽度的比为A: B，其中A、B为大于O的数。
4.如权利要求3所述的门极控制电压产生电路，其特征在于，所述第一N型晶体管的尺寸宽度与所述第二 N型晶体管尺寸宽度相等，即A = B。
【文档编号】G11C16/06GK103871467SQ201210532474
【公开日】2014年6月18日 申请日期:2012年12月11日 优先权日:2012年12月11日
【发明者】冯国友, 王鑫 申请人:上海华虹宏力半导体制造有限公司