选通移位寄存器以及包括选通移位寄存器的显示装置制造方法
【专利摘要】本发明提供了一种选通移位寄存器以及包括选通移位寄存器的显示装置。选通移位寄存器包括彼此级联的多个级，该多个级中的第n级包括：上拉晶体管，其根据Q节点的电势输出选通移位时钟中的任一个作为选通高电压的第n扫描脉冲；下拉晶体管，其通过输出节点连接到上拉晶体管，并且根据QB节点的电势输出低电势电压作为选通低电压的第n扫描脉冲；以及开关电路，其响应于设置信号和重置信号分别对Q节点和QB节点进行充电和放电，其中，QB节点被施加有被适应性地调整为对应于下拉晶体管的阈值电压的偏移的可变高电势电压。
【专利说明】选通移位寄存器以及包括选通移位寄存器的显示装置
【技术领域】
[0001]本发明涉及一种选通移位寄存器以及包括选通移位寄存器的显示装置。
【背景技术】
[0002]已经开发了各种能够减少阴极射线管的重量和尺寸的平板显示器并且已经将其投入了市场。一般来说，平板显示器的扫描驱动电路使用选通移位寄存器顺序地将扫描脉冲提供到扫描线。
[0003]扫描驱动电路的选通移位寄存器包括多个级，每个级包括多个薄膜晶体管(TFT)。级彼此级联并且顺序地生成扫描脉冲。图1示出了用于生成第η扫描脉冲Vg(n)的第η级的示例。图2是用于解释图1的操作的波形图。将在下面描述的晶体管可以实施为TFT。
[0004]参考图1和图2，第η级包括用于控制上拉晶体管Tpu的开关操作的Q节点和用于控制下拉晶体管Tpd的开关操作的QB节点。上拉晶体管Tpu在其中Q节点的电势VQ保持在自举电平BH的第一输出时段Xl中导通以输出移位时钟信号CLKn作为选通高电压VGH的第η扫描脉冲Vg (η)。下拉晶体管Tpu在其中Q节点的电势Vl保持在放电电平L的第二输出时段Χ2期间截止。QB节点的电势VQB在第一输出时段XI期间保持在放电电平L并且在第二输出时段Χ2期间保持在充电电平H。由于QB节点的电势VQB，使得下拉晶体管Tpd在第二输出时段Χ2期间导通以输出低电势电压VSS作为选通低电压VGL的第η扫描脉冲Vg (η)。在第一输出时段Xl之前的第三输出时段Χ3中，Q节点的电势VQ保持在充电电平H，并且QB节点的电势VQB保持在放电电平L。
[0005]连接到Q节点的第一第五和第六晶体管Tl、Τ5和Τ6通过开关操作控制Q节点的电势VQ。第一晶体管Tl在第三输出时段Χ3期间响应于设置信号SET对Q节点进行充电。设置信号SET可以被选择作为第(η-l)扫描脉冲Vg (η-1)0第五晶体管Τ5在第二输出时段Χ2期间响应于重置信号RESET对Q节点进行放电。重置信号RESET可以被选择作为第(n+1)扫描脉冲Vg (n+1)。第六晶体管T6在QB节点在第二输出时段X2期间保持在充电电平H时将Q节点保持在放电电平L。
[0006]连接到QB节点的第二至第四晶体管T2、T3和T4通过开关操作控制QB节点的电势VQB。第二晶体管T2在第三输出时段X3期间响应于重置信号RESET对QB节点进行放电。第三晶体管T3在第三输出时段X3和第一输出时段Xl中根据Q节点的电势VQ对QB节点进行放电。第四晶体管T4将高电势电压VDD提供到QB节点。高电势电压VDD在其中第二和第三晶体管T2和T3被截止的第二输出时段X2中被充电在QB节点中。
[0007]以该方式，每个级中的Q节点和QB节点被分别充电和放电，或者反之亦然。S卩，当Q节点被充电(包括自举)时，QB节点被放电；或者相反地，当Q节点被放电时，QB节点被充电。扫描脉冲需要仅在短时间段Xl中生成为选通高电压VGH以在I条水平像素线中充电数据电压并且在剩余时段中生成为选通低电压VGL。因此，一帧的其中QB节点的电势VQB保持在充电电平H的时段(S卩，第二输出时段X2)比其中QB节点的电势VQB保持在放电电平L的时段(即，第一和第三输出时段Xl和X3)长得多。[0008]一般来说，当同一极性的选通电压被施加到TFT的栅电极很长时间时，栅极偏置应力增大，从而TFT的阈值电压增大。TFT的漏源电流Ids由TFT的栅源电压Vgs和TFT的阈值电压确定。如图4中所示，如果TFT的阈值电压随着驱动时间的流逝而增大，因此TFT的漏源电流Ids减少。
[0009]在图1至图3，下拉晶体管Tpd的栅电极和第六晶体管T6的栅电极被连接到在一帧的时间X2的大部分时间中保持在充电电平H的QB节点。因此，下拉晶体管Tpd和第六晶体管T6会由于随着驱动时间的流逝的阈值电压偏移而劣化。特别地，如果高电势电压VDD从驱动的初始时段以恒定充电电平H施加到QB节点，则加速了这样的劣化。如果下拉晶体管Tpd劣化，则扫描脉冲没有保持在选通低电压VGL而是会逐渐升高或生成为不想要的多个波形。
[0010]本申请要求2012年9月27日提交的韩国专利申请N0.10-2012-0107924的优先权，通过引用将其并入这里，如在此完全阐述一样。
【发明内容】
[0011]因此，本发明是为了提供一种选通移位寄存器，其通过最小化由于驱动时间的流逝而导致的装置劣化来稳定扫描脉冲的输出，本发明还提供了一种包括选通移位寄存器的
显示装置。
[0012]本发明的示例性实施方式提供了一种选通移位寄存器，其包括彼此级联的多个级，多个级中的第η级包括:上拉晶体管，所述上拉晶体管根据Q节点的电势输出选通移位时钟中的任一个作为选通高电压的第η扫描脉冲；下拉晶体管，所述下拉晶体管通过输出节点连接到上拉晶体管，并且根据QB节点的电势输出低电势电压作为选通低电压的第η扫描脉冲；以及开关电路，所述开关电路响应于设置信号和重置信号分别对Q节点和QB节点进行充电和放电，其中，适应性调整的可变高电势电压被施加到QB节点以对应于下拉晶体管的阈值电压的偏移。
[0013]本发明的示例性实施方式提供了一种显示装置，该显示装置包括选通移位寄存器，该显示装置包括:显示面板；选通移位寄存器，该选通移位寄存器包括彼此级联的多个级并且将扫描脉冲顺序地提供到显示面板的扫描线；阈值电压感测电路，该阈值电压感测电路包括监视TFT和检测TFT并且输出感测的电压；以及VDD调节器电路，该VDD调节器电路计算每个级中包括的下拉晶体管的阈值电压；基于计算出的阈值电压适应性地调整可变高电势电压，并且将反馈给予阈值电压感测电路，多个级中的第η级包括:上拉晶体管，所述上拉晶体管根据Q节点的电势输出选通移位时钟中的任一个作为选通高电压的第η扫描脉冲；下拉晶体管，所述下拉晶体管通过输出节点连接到上拉晶体管，并且根据QB节点的电势输出低电势电压作为选通低电压的第η扫描脉冲；以及开关电路，所述开关电路响应于设置信号和重置信号分别对Q节点和QB节点进行充电和放电，或者反之亦然，其中，适应性调整的可变高电势电压被施加到QB节点以对应于下拉晶体管的阈值电压的偏移。
【专利附图】
【附图说明】
[0014]附图被包括进来以提供本发明的进一步理解，并且被并入本申请且构成本申请的一部分，示出了本发明的实施方式，并且与说明书一起用于说明本发明的原理。[0015]在附图中:
[0016]图1是示出传统选通移位寄存器的第η级的构造的视图；
[0017]图2是用于解释图1的操作的波形图；
[0018]图3是示出多帧中的QB节点的电势的波形图；
[0019]图4是示出随着驱动时间的流逝的TFT的阈值电压的偏移的图；
[0020]图5是示意性地示出根据本发明的示例性实施方式的显示装置的视图；
[0021]图6和图7示出了施加有可变高电势电压的级的构造的示例；
[0022]图8是用于解释图7的操作的波形图；
[0023]图9和图10不出了施加有可变闻电势电压的级的构造的另一不例；
[0024]图11是用于解释图10的操作的波形图；
[0025]图12示出了用于确定施加到图6的级的可变高电势电压的阈值电压感测电路和VDD调节器电路的详细构造；
[0026]图13是示出了图12的阈值电压感测电路的操作所要求的驱动脉冲的视图；
[0027]图14示出了以逐步方式调整可变高电势电压以对应于阈值电压偏移；
[0028]图15示出了用于确定施加到图9的级的可变高电势电压的阈值电压感测电路和VDD调节器电路的详细构造；
[0029]图16是示出图15的阈值电压感测电路的操作所要求的驱动脉冲的视图；以及
[0030]图17示出了下拉晶体管的阈值电压的检测的模拟结果。
【具体实施方式】
[0031]下面参考图5至图17描述本发明的示例性实施方式。
[0032]图5是示意性地示出根据本发明的示例性实施方式的显示装置的视图。
[0033]参考图5，本发明的显示装置包括显示面板100、数据驱动电路、扫描驱动电路、时序控制器110、阈值电压感测电路160和VDD调节器电路170。
[0034]显示面板100包括彼此交叉的数据线和扫描线以及以矩阵形式布置的像素。显示面板100可以实施为用于各种已知平板显示器的显示面板。例如，显示面板100可以实施为用于液晶显示器(IXD)、有机发光二极管(OLED)显示器和电泳显示器(FPD)的显示面板。
[0035]数据驱动电路包括多个源极驱动IC 120。源极驱动IC 120中的每一个从时序控制器110接收数字视频数据RGB。源极驱动IC 120中的每一个响应于从时序控制器110接收的源极时序控制信号将数字视频数据RGB转换为伽马补偿电压并且生成数据电压。源极驱动IC 120中的每一个然后将数据电压提供到显示面板100的数据线，从而数据电压与扫描脉冲同步。源极驱动IC中的每一个可以通过玻璃上芯片(COG)工艺或者带载自动结合(TAB)工艺连接到显示面板100的数据线。
[0036]扫描驱动电路包括连接在时序控制器110和显示面板100的扫描线之间的电平移位器150和选通移位寄存器130。
[0037]电平移位器150将从时序控制器110接收的η相位选通移位时钟CLKl至CLKn(n是等于或大于2的正整数)的晶体管-晶体管逻辑(TTL)电平电压电平移位到选通高电压VGH和选通低电压VGL。
[0038]选通移位寄存器130响应于选通移位时钟CLKl至CLKn移位选通开始脉冲以顺序地输出扫描脉冲。选通移位寄存器130包括彼此级联的多个级。每个级可以实施为图6中所示的SR锁存电路或者图9中所示的SR锁存电路。在图6的SR锁存电路中，被适应性地调整为对应于下拉晶体管Tpd的阈值电压的偏移的可变高电势电压VDD (t)被施加到连接到下拉晶体管Tpd的栅电极的QB节点。可变高电势电压VDD (t)在被调整为与下拉晶体管Tpd的劣化成比例地逐渐增大之后施加到QB节点。此外，图9中所示的SR锁存电路包括第一下拉晶体管Tpdo和第二下拉晶体管TPde，其被交替地在每个预定时段驱动。在图9的SR锁存电路中，被适应性地调整为对应于第一下拉晶体管Tpdo的阈值电压的偏移的第一可变高电势电压VDDo (t)被施加到连接到第一下拉晶体管Tpdo的栅电极的QBo节点，并且被适应性地调整为对应于第二下拉晶体管Tpde的阈值电压的偏移的第二可变高电势电压VDDe (t)被施加到连接到第二下拉晶体管Tpde的栅电极的QBe节点。第一和第二可变高电势电压VDDo (t)和VDDe (t)在被调整为与第一下拉晶体管Tpdo和第二下拉晶体管Tpde的劣化成比例地逐渐增大之后选择性地施加到QBo节点和QBe节点。在本发明中，高电势电压被调整为在驱动的初始时段中较低，并且高电势电压随着劣化随着驱动时间的流逝的发展而逐渐地增大到充电电平H，而不是根据现有技术从驱动的初始时段开始将具有充电电平H的恒定高电势电压施加到QB节点QBo和QBe。因此，本发明能够减少下拉晶体管的劣化。
[0039]选通移位寄存器130可以通过面板内选通驱动器工艺直接形成在显示面板100的下基板上。在GIP工艺中，电平移位器150可以安装在PCB 140上。
[0040]时序控制器110通过诸如低电压差分信令(LVDS)接口和最小化差分信号传输(TMDS)接口的接口从外部主机接收数字视频数据RGB。时序控制器110将从外部主机接收的数字视频数据RGB发送到源极驱动器IC 120。
[0041]时序控制器110通过LVDS或TMDS接口接收电路从主机接收诸如垂直同步信号Vsync、水平同步信号Hsync、数据使能DE和主时钟MCLK的时序信号。时序控制器110基于从主机接收的时序信号生成用于控制数据驱动电路和扫描驱动电路的操作时序的时序控制信号。时序控制信号包括用于控制扫描驱动电路的操作时序的扫描时序控制信号和用于控制源极驱动IC 120的操作时序以及数据电压的极性的数据时序控制信号。
[0042]扫描时序控制信号包括选通开始脉冲(未不出)、选通移位时钟CLKl至CLKn、选通输出使能GOE (未示出)等等。选通开始脉冲被输入到选通移位寄存器130以控制移位开始时序。通过电平移位器150对选通移位时钟CLKl至CLKn进行电平移位并且然后将其输入到选通移位寄存器130。选通移位时钟CLKl至CLKn用作用于移位选通开始脉冲的时钟信号。选通输出使能控制选通移位寄存器130的输出时序。
[0043]数据时序控制信号包括源极开始脉冲、源极采样时钟SSC、极性控制信号P0L、源极输出使能SOE等等。源极开始脉冲SSP控制源极驱动IC 120的移位开始时序。源极采样时钟SSC是用于基于上升或下降沿控制源极驱动IC 120内的数据的采样时序的时钟信号，极性控制信号POL控制从源极驱动IC 120输出的数据电压的极性。如果时序控制器110与源极驱动IC 120之间的数据传输接口是微型LVDS接口，则可以省略源极开始脉冲SSP和源极采样时钟SSC。
[0044]阈值电压感测电路160包括具有与级的下拉晶体管类似的劣化状况的监视TFT。阈值电压感测电路160通过使用可变高电势电压VDD (t)和监视脉冲S在每个预定时段感测监视TFT随着驱动时间的流逝的特定节点电压Vs，并且然后通过响应于检测脉冲S2导通的检测TFT输出感测电压Vs。与选通移位寄存器130类似地，阈值电压感测电路160可以直接形成在显示面板100的下基板上。
[0045]VDD调节器电路170基于从阈值电压感测电路160输入的监视TFT的感测电压Vs计算每个级中包括的下拉晶体管的阈值电压，并且通过使用计算出的阈值电压适应性地调整可变高电势电压VDD (t)。VDD调节器电路170将适应性地调整的可变高电势电压VDD(t)施加到图6的QB节点、图9的QBo节点或QBe节点以及监视TFT的栅电极。VDD调节器电路170可以安装在PCB 140上。
[0046]图6和图7示出了施加有可变高电势电压VDD (t)的级的构造的示例。图8是用于解释图7的操作的波形图。
[0047]图6和图7示出了用于生成第η扫描脉冲Vg (η)的第η级。第η级包括具有连接到Q节点的栅电极的上拉晶体管Tpu、具有连接到QB节点的栅电极的下拉晶体管Tpd和用于响应于设置信号和重置信号分别对Q节点和QB节点进行充电和放电(反之亦然)的开关电路132。上拉晶体管Tpu和下拉晶体管Tpd通过从其输出第η扫描脉冲Vg (η)的输出节点No彼此串行连接。设置信号可以是同一帧内早于第η扫描脉冲Vg (η)生成的扫描脉冲中的任一个(例如，第(η-1)扫描脉冲Vg (η-1))。重置信号可以是同一帧内晚于第η扫描脉冲Vg (η)生成的扫描脉冲中的任一个(例如，第(η+1)扫描脉冲Vg (η+1))。
[0048]可变高电势电压VDD (t)通过第四晶体管T4施加到QB节点。开关电路132包括第一、第二、第三和第五晶体管T1、T2、T3和Τ5，并且将Q节点和QB节点的电势控制为彼此相反。连接到Q节点的第一、第五和第六晶体管Τ1、Τ5和Τ6通过开关操作控制Q节点的电势VQ。第一晶体管Tl在第三输出时段Χ3期间响应于选通高电压VGH的第(η-1)扫描脉冲Vg (η-1)对Q节点进行充电。第五晶体管Τ5在第二输出时段Χ2期间响应于选通高电压VGH的第(η+1)扫描脉冲Vg (η+1)对Q节点进行充电。第六晶体管Τ6在第二输出时段Χ2中当QB节点被保持在调节电平H (t)时将Q节点保持在放电电平L。连接到QB节点的第二晶体管T2和第三晶体管T3通过开关操作控制QB节点的电势VQB。第二晶体管T2在第三输出时段X3期间响应于选通高电压VGH的第(η-l)扫描脉冲Vg (n_l)对QB节点进行放电。第三晶体管T3在第三输出时段X3和第一输出时段Xl中根据Q节点的电势Vl对QB节点进行放电。
[0049]将在下面参考图8描述第η级的操作。
[0050]上拉晶体管Tpu在其中Q节点的电势VQ被保持在自举电平BH的第一输出时段Xl中导通以输出移位时钟信号CLKn作为选通高电压VGH的第η扫描脉冲Vg (η)。上拉晶体管Tpu在其中Q节点的电势Vl保持在放电电平L的第二输出时段Χ2期间截止。QB节点的电势VQB在第一输出时段Xl期间保持在放电电平L并且在第二输出时段Χ2期间保持在调节电平H (t)。调节电平H (t)由可变高电势电压VDD (t)确定，并且用于导通下拉晶体管Tpd和最小化下拉晶体管Tpd的阈值电压的偏移。调节电平H (t)被设置在放电电平L与充电电平H之间，并且在每个给定时段周期性地进行调整以对应于下拉晶体管Tpd的阈值电压的偏移。通过保持在调节电平H (t)的QB节点的电势VQB，下拉晶体管Tpd在第二输出时段X2期间导通以输出低电势电压VSS作为选通低电压VGL的第η扫描脉冲Vg (η)。在第一输出时段Xl和第一输出时段Xl之前的第三输出时段Χ3中，QB节点的电势VQB被保持在放电电平L，并且下拉晶体管Tpd被导通。
[0051]图9和图10示出了施加有可变高电势电压VDD (t)的级的构造的另一示例。图11是用于解释图10的操作的波形图。
[0052]图9和图10示出了用于生成第η扫描脉冲Vg (η)的第η级。第η级包括具有连接到Q节点的栅电极的上拉晶体管Tpu、具有连接到QBo节点的栅电极的第一下拉晶体管Tpdo、具有连接到QBe节点的栅电极的第二下拉晶体管Tpde和用于响应于设置信号和重置信号分别对Q节点和QBo节点(或QBe节点)进行充电和放电(反之亦然)的开关电路134。第一下拉晶体管Tpdo和第二下拉晶体管Tpde并行地连接在输出节点No与低电势电压VSS的输入端子之间，并且被交替地在每个给定时段驱动。上拉晶体管Tpu通过从其输出第η扫描脉冲Vg (η)的输出节点No串行连接到第一下拉晶体管Tpdo和第二下拉晶体管Tpde。重置信号可以是晚于第η扫描脉冲Vg (η)生成的扫描脉冲中的任一个(例如，第(η+2)扫描脉冲Vg (η+2))。
[0053]可变高电势电压VDD (t)包括第一可变高电势电压VDDo (t)和第二可变高电势电压VDDe (t)。第一可变高电势电压VDDo (t)和第二可变高电势电压VDDe (t)分别具有放电电平L和调节电平H (t)(反之亦然)，并且在每个给定时段重复地在这些电平之间切换。如图11中所示，假设，在k帧(k为等于或大于I的正整数)期间，在k帧Fl (k是等于或大于I的正整数)期间，第一可变高电势电压VDDo (t)被提供为调节电平H (t)并且第二可变高电势电压VDDe (t)被提供为放电电平L。相反地，在下一 k帧F2期间，第一可变高电势电压VDDo (t)被提供为放电电平L并且第二可变高电势电压VDDe (t)被提供为调节电平H (t)。第一可变高电势电压VDDo (t)通过第四奇数晶体管T4o施加到QBo节点，并且第二可变高电势电压VDDe (t)被通过第四偶数晶体管T4e施加到QBe节点。
[0054]开关电路134包括第一、第二奇数、第二偶数、第三奇数、第三偶数、第五、第六奇数、第六偶数、第七奇数和第七偶数晶体管Tl、T2o、T2e、T3o、T3e、T5、T6o、T6e、T7o和T7e，并且将Q节点的电势和QBo节点的电势控制为彼此相反或者将Q节点的电势和QBe节点的电势控制为彼此相反。连接到Q节点的第一第五、第六奇数和第六偶数晶体管Tl、T5、T6o和T6e通过开关操作控制Q节点的电势VQ。第一晶体管Tl在第三输出时段X3期间响应于选通高电压VGH的第(η-l)扫描脉冲Vg (η-l)对Q节点进行充电。第五晶体管T5在第二输出时段X2期间响应于选通高电压VGH的第(η+2)扫描脉冲Vg (η+2)对Q节点进行放电。第六奇数晶体管Τ6ο在QBe节点被保持在调节电平H (t)时将Q节点保持在放电电平L0
[0055]在Fl期间，连接到QB节点的第二奇数、第三奇数和第七奇数晶体管T2o、Τ3ο和Τ7ο通过开关操作控制QBo节点的电势VQBo。第二奇数晶体管T2o在Fl的第三输出时段Χ3期间响应于选通高电压VGH的第(η-l)扫描脉冲Vg (η_1)对QBo节点进行放电。第三奇数晶体管Τ3ο在Fl的第三输出时段Χ3和第一输出时段Xl中根据Q节点的电势VQ对QBo节点进行放电。第七奇数晶体管在F2的第二输出时段Χ2中对QBo节点进行放电。第一可变高电势电压VDDo (t)在其中第二和第三奇数晶体管T2o和Τ3ο截止Fl的第二输出时段Χ2中以调节电平H (t)施加到QBo节点。
[0056]在Fl期间，连接到QBe节点的第二偶数、第三偶数和第七偶数晶体管T2e、T3e和T7e通过开关操作控制QBe节点的电势VQBe。第二偶数晶体管T2e在F2的第三输出时段X3期间响应于选通高电压VGH的第(η-l)扫描脉冲Vg(n_l)对QBe节点进行放电。第三偶数晶体管T3e在F2的第三输出时段X3和第一输出时段Xl中根据Q节点的电势VQ对QBe节点进行放电。第七偶数晶体管T7e在F2的第二输出时段X2中对QBe节点进行放电。第二可变高电势电压VDDe (t)在其中第二和第三奇数晶体管T2o和Τ3ο被截止的Fl的第二输出时段Χ2中以调节电平H (t)施加到QBe节点。
[0057]将参考图11描述第η级的操作。图11的操作几乎与图8的操作相同，不同之处在于第一和第二下拉晶体管Tpdo和Tpde被交替地在每k个帧驱动以防止劣化。
[0058]上拉晶体管Tpu在其中Q节点的电势VQ被保持在自举电平BH的第一输出时段Xl中导通以输出移位时钟信号CLKn作为选通高电压VGH的第η扫描脉冲Vg (η)。上拉晶体管Tpu在其中Q节点的电势Vl保持在放电电平L的第二输出时段Χ2期间截止。在其中第一下拉晶体管Tpdo被驱动的Fl期间，QBo节点的电势VQBo在第一输出时段Xl期间保持在放电电平L并且在第二输出时段Χ2期间保持在调节电平H(t)。在其中第二下拉晶体管Tpde被驱动的F2期间，QBe节点的电势VQBe在第一输出时段Xl期间保持在放电电平L并且在第二输出时段X2期间保持在调节电平H (t)。调节电平H (t)由可变高电势电压VDD(t)确定，并且用于导通下拉晶体管Tpdo和Tpde并且最小化下拉晶体管Tpdo和Tpde的阈值电压的偏移。调节电平H (t)被设置在放电电平L和充电电平H之间，并且在每个给定时段周期性地进行调整以对应于下拉晶体管Tpdo和Tpde的阈值电压的偏移。通过保持在调节电平H (t)的QBo节点的电势VQBo，第一下拉晶体管Tpdo在Fl的第二输出时段X2期间导通以输出低电势电压VSS作为选通低电压VGL的第η扫描脉冲Vg (η)。而且，通过保持在调节电平H (t)的QBe节点的电势VQBe，第二下拉晶体管Tpde在F2的第二输出时段X2期间导通以输出低电势电压VSS作为选通低电压VGL的第η扫描脉冲Vg (η)。在Fl的第一输出时段Xl以及第一输出时段Xl之前的第三输出时段Χ3中，QBo节点的电势VQBo保持在放电电平L,并且第一下拉晶体管Tpdo被截止。而且,在F2的第一输出时段Xl和第一输出时段Xl之前的第三输出时段Χ3中，QBe节点的电势VQBe保持在放电电平L，并且第二下拉晶体管Tpde被截止。
[0059]图12示出了用于确定施加到图6的级的可变高电势电压VDD (t)的阈值电压感测电路160和VDD调节器电路170的详细构造。图13是示出了图12的阈值电压感测电路160的操作所要求的驱动脉冲的视图。
[0060]参考图12，阈值电压感测电路160包括通过第一节点NI连接在一起的监视TFTTa和检测TFT Tb。
[0061]监视TFT Ta被设计为具有与级的下拉晶体管类似的劣化状况。监视TFT Ta的控制电极(栅电极)连接到可变高电势电压VDD (t)的输入端子，监视TFT Ta的第一电极(漏电极)连接到监视脉冲SI的输入端子，并且监视TFT Ta的第二电极(源电极)连接到第一节点NI。监视脉冲SI在每个给定时段在具有调节电平H (t)的高电势电压VDD (t)与具有放电电平L的低电势电压VSS之间摆动。监视脉冲SI的高电平可以在每个给定时段增大具有调节电平H (t)的可变高电势电压VDD (t)。监视TFT Ta响应于施加到栅电极的可变高电势电压VDD (t)和施加到漏电极的监视脉冲SI将通过从可变高电势电压VDD (t)减去阈值电压Vth获得的感测电压Vs充电在第一节点NI中。监视脉冲SI可以由驱动脉冲生成器(未示出)生成。驱动脉冲生成器在每个给定时段从VDD调节器电路170接收可变高电势电压VDD (t)，并且基于可变高电势电压VDD (t)生成监视脉冲SI并且将其输出到阈值电压感测电路160。
[0062]检测TFT Tb响应于检测脉冲S2将在第一节点NI中充电的感测电压Vs输出到VDD调节器电路170。检测TFT Tb的控制(栅电极)连接到检测脉冲S2的输入端子，检测TFT Tb的第一电极(漏电极)连接到第一节点NI，并且检测TFT Tb的第二电极(源电极)连接到VDD调节器电路170的输入端子。检测脉冲S2以与监视脉冲SI相同的周期在具有充电电平H的选通高电压与具有放电电平L的低电势电压VSS之间摆动。具有充电电平H的检测脉冲S2与具有调节电平H (t)的监视脉冲SI交叠。检测脉冲S2的充电电平H的宽度窄于监视脉冲SI的调节电平H (t)的宽度。检测脉冲S2可以由驱动脉冲生成器(未示出)生成。
[0063]如图13中所示，阈值电压感测电路160在偏置应力施加时段P1、感测电压充电时段P2和感测电压检测时段P3中输出计算监视TFT Ta的阈值电压所要求的感测电压Vs。
[0064]偏置应力施加时段Pl表示其中监视脉冲SI和检测脉冲S2保持在放电电平L的时段。在偏置应力施加时段Pl中，给定电压(即，施加到级的QB节点的可变高电势电压)施加到监视TFT Ta的栅电极。结果，监视TFT Ta在与级的下拉晶体管相同的状况下劣化。
[0065]感测电压充电时段P2表示其中监视脉冲SI保持在充电电平H并且检测脉冲S2保持在放电电平L的时段。在感测电压充电时段P2中，具有充电电平H的监视脉冲SI被施加到监视TFT Ta的漏电极。因此，监视TFT Ta的漏极电势上升到参考高电势电压VDD同时监视TFT Ta的栅极电势保持在上述给定电压。以该方式，充电在第一节点NI中的感测电压Vs逐渐上升到通过从参考高电势电压VDD减去监视TFTTa的阈值电压Vth获得的值VDD-Vth。当感测电压Vs达到“ VDD-Vth ”时，监视TFTTa截止。
[0066]感测电压检测时段P3表示监视脉冲SI和检测脉冲S2保持在充电电平H的时段。在感测电压检测时段P3中，检测TFT Tb导通以将充电在第一节点NI中的感测电压Vs输出到VDD调节器电路170。
[0067]VDD调节器电路170包括模数转换器(下面ADC) 171、VDD调节器172和数模转换器(下面，DAC) 173。
[0068]ADC 171对从阈值电压感测电路输入的感测电压Vs进行模数转换并且将其提供到VDD调节器172。
[0069]VDD调节器172基于数字转换的感测电压Vs计算下拉晶体管的阈值电压Vth，并且将计算出的阈值电压Vth施加到下面的等式I以适应性地调整可变高电势电压VDD (t):
[0070][等式I]
[0071 ] VDD (t) = VDD (O) +Vth+ α
[0072]其中，VDD (O)表示高电势电压的初始设置值，Vth表示下拉晶体管的阈值电压，并且α表示用于适应性调整的比例常数。
[0073]DAC 173对适应性调整的可变高电势电压VDD (t)进行数模转换，并且然后将反馈给予监视TFT Ta的栅电极。而且，DAC 173将调整后的可变高电势电压VDD (t)施加到级的QB节点。
[0074]图14示出了以逐步方式调整可变高电势电压VDD (t)以对应于阈值电压偏移。
[0075]每个给定时段(例如，k帧)中重复参考图12和图13描述的阈值电压的感测和可变高电势电压VDD (t)的调整在。由于下拉晶体管的阈值电压随着驱动时间的流逝而逐渐增大，因此，可变高电势电压VDD (t)被调整为在每个给定时段逐渐增大，如图14中所示。
[0076]传统上，高电势电压VDD从驱动的初始时段开始以恒定充电电平H施加到QB节点，因此加速了下拉晶体管的劣化。在本发明中，可变高电势电压VDD (t)在下拉晶体管的阈值电压劣化较小的驱动的初始时段中在其中没有发生故障的范围内保持为低于具有充电电平H的参考高电势电压VDD，并且然后可变高电势VDD (t)通过考虑下拉晶体管的阈值电压随着驱动时间的流逝而增大以逐步的方式增大。因此，能够尽可能地抑制下拉晶体管的阈值电压的劣化。
[0077]图15示出了用于确定施加到图9的级的可变高电势电压VDD (t)的阈值电压感测电路和VDD调节器电路的详细构造。图16是示出阈值电压感测电路160的操作所要求的驱动脉冲的视图。
[0078]参考图15，阈值电压感测电路160包括并行地连接到第二节点NI的第一监视TFTTao和第二监视TFT Tae以及通过第二节点N2连接到第一和第二监视TFT Tao和Tae的检测 TFT Tb。
[0079]第一监视TFT Tao被设计为具有与级的第一下拉晶体管类似的劣化状况，并且第二监视TFT Tae被设计为具有与级的第二下拉晶体管类似的劣化状况。第一监视TFTTao和第二监视TFT Tae被交替地在每个给定时段执行感测操作，并且将通过从具有调节电平H (t)的可变高电势电压VDD (t)减去阈值电压Vth获得的感测电压Vs充电在第二节点N2中。在图16的感测电压充电时段P2中，如果第一可变高电势VDDo (t)具有调节电平H(t)，则由第一监视TFT Tao执行感测操作；并且相反地，如果第二可变高电势电压VDDe(t)具有调节电平H (t)，则由第二监视TFT Tae执行感测操作。
[0080]关于阈值电压感测电路160,第一和第二监视TFT Tao和Tae中的任一个的感测操作以及检测TFTTb的检测操作基本上与图12和图13中解释的相同，因此，将省略其详细描述。关于VDD调节器电路170，基于来自阈值电压感测电路160的输入信息以逐步的方式在每个给定时段交替地调整第一可变高电势电压VDDo (t)和第二可变高电势电压VDDe (t)的操作与图12和图13中解释的基本上相同，因此将省略其详细描述。
[0081]图17示出了下拉晶体管的阈值电压的检测的模拟结果。
[0082]参考图17，这些模拟结果示出了下拉晶体管Tpd的阈值电压Vth随着驱动时间的流逝而增大，并且检测到的感测电压Vs的电平随着阈值电压Vth的增大而减小。参考高电势电压VDD是预置值(例如，10V)，并且感测电压Vs是能够通过检测找到的电压。因此，下拉晶体管Tpd的阈值电压Vth变为“VDD-Vs”。在本发明中，基于感测电压Vs计算下拉晶体管Tpd的阈值电压Vth，并且响应于阈值电压Vth适应性地调整可变高电势电压，从而最小化下拉晶体管Tpd的劣化。
[0083]如上所述，在本发明中，使用了可在与在选通移位寄存器中最容易劣化的下拉晶体管类似的劣化状况下操作的阈值电压感测电路使得可变高电势电压VDD (t)被在不发生故障的范围内在其中下拉晶体管的阈值电压较少地劣化的驱动的初始时段中保持为低于具有充电电平H的参考高电势电压VDD，并且然后通过考虑下拉晶体管的阈值电压随着驱动时间的流逝而增大以逐步的方式增大可变高电势VDD (t)。因此，能够通过尽可能地抑制下拉晶体管的阈值电压的劣化来稳定扫描脉冲的输出，从而延长了选通移位寄存器的寿命O
[0084]在说明书中，本领域技术人员应理解的是，在不偏离本发明的技术原理的情况下，能够进行各种改变和修改。因此，本发明的技术范围不限于本公开中的详细描述，而是应该由所附权利要求的范围来限定。
【权利要求】
1.一种选通移位寄存器，所述选通移位寄存器包括彼此级联的多个级，所述多个级中的第η级包括: 上拉晶体管，所述上拉晶体管根据Q节点的电势输出选通移位时钟中的任一个作为选通高电压的第η扫描脉冲； 下拉晶体管，所述下拉晶体管通过输出节点连接到所述上拉晶体管，并且根据QB节点的电势输出低电势电压作为选通低电压的第η扫描脉冲；以及 开关电路，所述开关电路响应于设置信号和重置信号分别对Q节点和QB节点进行充电和放电或者分别对Q节点和QB节点进行放电和充电， 其中，所述QB节点被施加有被适应性地调整为对应于所述下拉晶体管的所述阈值电压的偏移的可变高电势电压。
2.根据权利要求1所述的选通移位寄存器，其中，所述可变高电势电压被调整为与所述下拉晶体管的所述阈值电压的偏移成比例地逐渐增大。
3.根据权利要求2所述的选通移位寄存器，其中，所述可变高电势电压被调整为以步进方式在每个预定时段增大。
4.根据权利要求1所述的选通移位寄存器，其中，所述QB节点包括交替地在每个预定时段激活的QBo节点和QBe节点； 所述下拉晶体管包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管和所述第二下拉晶体管并行地连接在输出节点No与所述低电势电压的输入端子之间并且交替地输出所述低电势电压作为所述选通低电压的第η扫描脉冲； 所述开关电路响应于所述设置信号和所述重置信号交替地执行第一操作和第二操作，所述第一操作用于分别对所述Q节点和所述QBo节点进行充电和放电或者分别对所述Q节点和所述QBo节点进行放电和充电，并且所述第二操作用于分别对所述Q节点和所述QBe节点进行充电和放电或者分别对所述Q节点和所述QBe节点进行放电和充电；以及 所述QBo节点被施加有被适应性地调整为对应于所述第一下拉晶体管的所述阈值电压的偏移的第一可变高电势电压，并且所述QBe节点被施加有被适应性地调整为对应于所述第二下拉晶体管的所述阈值电压的偏移的第二可变高电势电压。
5.根据权利要求4所述的选通移位寄存器，其中，所述第一可变高电势电压和所述第二可变高电势电压被调整为与所述第一下拉晶体管和所述第二下拉晶体管的所述阈值电压的偏移成比例地逐渐增大。
6.根据权利要求5所述的选通移位寄存器，其中，所述第一可变高电势电压和所述第二可变高电势电压被调整为以步进方式在每个预定时段增大。
7.根据权利要求1所述的选通移位寄存器，其中，所述设置信号是同一帧内早于所述第η扫描脉冲生成的扫描脉冲中的任一个，并且所述重置信号是同一帧内晚于所述第η扫描脉冲生成的扫描脉冲中的任一个。
8.一种显示装置，所述显示装置包括选通移位寄存器，所述显示装置包括: 显示面板； 选通移位寄存器，所述选通移位寄存器包括彼此级联的多个级并且将扫描脉冲顺序地提供到所述显示面板的扫描线； 阈值电压感测电路，所述阈值电压感测电路包括监视TFT和检测TFT并且输出感测电压；以及 VDD调节器电路，所述VDD调节器电路计算所述多个级中的每个级中包括的下拉晶体管的阈值电压，基于计算出的所述阈值电压适应性地调整可变高电势电压，并且将反馈给予所述阈值电压感测电路， 所述多个级中的第η级包括: 上拉晶体管，所述上拉晶体管根据Q节点的电势输出选通移位时钟中的任一个作为选通高电压的第η扫描脉冲； 下拉晶体管，所述下拉晶体管通过输出节点连接到所述上拉晶体管，并且根据QB节点的电势输出低电势电压作为选通低电压的第η扫描脉冲；以及 开关电路，所述开关电路响应于设置信号和重置信号分别对所述Q节点和所述QB节点进行充电和放电或者分别对所述Q节点和所述QB节点进行放电和充电， 其中，所述QB节点被施加有被适应性地调整为对应于所述下拉晶体管的所述阈值电压的偏移的可变高电势电压。
9.根据权利要求8所述的显示装置，其中，所述可变高电势电压被调整为与所述下拉晶体管的所述阈值电压的偏移成比例地逐渐增大。
10.根据权利要求9所述的显示装置，其中，所述可变高电势电压被调整为以步进方式在每个预定时段增大。
11.根据权利要求8所述的显示装置，其中，所述QB节点包括交替地在每个预定时段激活的QBo节点和QBe节 点； 所述下拉晶体管包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管和所述第二下拉晶体管并联连接在所述输出节点No与所述低电势电压的输入端子之间并且交替地输出所述低电势电压作为所述选通低电压的第η扫描脉冲； 所述开关电路响应于所述设置信号和所述重置信号交替地执行第一操作和第二操作，所述第一操作用于分别对所述Q节点和所述QBo节点进行充电和放电或者分别对所述Q节点和所述QBo节点进行放电和充电，并且所述第二操作用于分别对所述Q节点和所述QBe节点进行充电和放电或分别对所述Q节点和所述QBe节点进行放电和充电；并且 所述QBo节点被施加有被适应性地调整为对应于所述第一下拉晶体管的所述阈值电压的偏移的第一可变高电势电压，并且所述QBe节点被施加有被适应性地调整为对应于所述第二下拉晶体管的所述阈值电压的偏移的第二可变高电势电压。
12.根据权利要求11所述的显示装置，其中，所述第一可变高电势电压和所述第二可变高电势电压被调整为与所述第一下拉晶体管和所述第二下拉晶体管的所述阈值电压的偏移成比例地逐渐增大。
13.根据权利要求12所述的显示装置，其中，所述第一可变高电势电压和所述第二可变高电势电压被调整为以步进方式在每个预定时段增大。
14.根据权利要求8所述的显示装置，其中，所述监视TFT响应于施加到第一电极的监视脉冲和所述可变高电势电压将通过从所述可变高电势电压减去所述阈值电压获得的感测电压充入所述第一节点中；并且 所述检测TFT响应于施加到控制电极的检测脉冲将在所述第一节点中充入的所述感测电压输出到所述VDD调节器电路。
15.根据权利要求11所述的显示装置，其中，所述监视TFT包括: 第一监视TFT，所述第一监视TFT响应于所述第一可变高电势电压和监视脉冲将感测电压充入第二节点中；以及 第二监视TFT，所述第二监视TFT并联连接到所述第一监视TFT和所述第二节点并且响应于所述第二可变高电势电压和监视脉冲将所述感测电压充入所述第二节点中， 其中，所述第一监视TFT和所述第二监视TFT交替地在每个预定时段执行感测操作，并且将通过从所述可变高电势电压减去所述阈值电压获得的所述感测电压充入所述第二节点中。
16.根据权利要求8所述的显示装置，其中，所述设置信号是同一帧内早于所述第η扫描脉冲生成的扫描脉冲中的任一个，并且所述重置信号是同一帧内晚于所述第η扫描脉冲生成的扫描脉冲中的任一个。
【文档编号】G11C19/28GK103700333SQ201210553504
【公开日】2014年4月2日 申请日期:2012年12月19日 优先权日:2012年9月27日
【发明者】金彬 申请人:乐金显示有限公司