电阻变化型非易失性存储装置及其驱动方法

专利名称：电阻变化型非易失性存储装置及其驱动方法
技术领域：
本发明涉及电阻变化型非易失性存储装置及其驱动方法，特别涉及具有由通过电 压脉冲的施加而在低电阻状态和电阻值比该低电阻状态高的高电阻状态之间可逆地转变 的电阻变化元件、和以二极管元件为代表的电流控制元件构成的存储单元的电阻变化型非 易失性存储装置及其驱动方法。
背景技术：
近年来，伴随着半导体微细加工技术的进步，存储装置(存储器)的高密度化、大容 量化显著推进。在非易失性存储装置的领域，FLASH存储器、EEPROM的技术性进步(例如微 细化)令人瞩目，成本也不断降低，但是FLASH存储器的微细化也在逼近极限。在这种状况 下，从进一步实现单元面积的缩小和成本降低的观点出发，新型的非易失性存储装置受到关注。
作为新型的非易失性存储装置，具有使用电阻变化元件构成的存储单元的非易失 性存储装置的研究开发正在进展中。所谓电阻变化元件，是指具有电阻值按照电信号而可 逆地变化的性质、并且能够将与该电阻值对应的数据非易失地存储的元件。
作为使用电阻变化元件的非易失性存储装置，通常公知有将所谓的ITlR型的存 储单元按矩阵状阵列配置的非易失性存储装置，该ITlR型的存储单元中，在正交地配置的 位线与字线的交点附近的位置上，将MOS晶体管与电阻变化元件串联连接。并且，还通常公 知有将所谓的IDlR型的存储单元按矩阵状阵列配置的交叉点结构的非易失性存储装置， 该IDlR型的存储单元中，替代晶体管而使用作为电流控制元件的二极管(例如参照专利文 献 1、2)。
在专利文献I中示出了将具有双向型的电阻变化特性的可变电阻元件用作存储 单元的IDlR型的非易失性存储装置。并且，在专利文献2中示出了将单向的可变电阻元件 用作存储单元的IDlR型存储单元。
现有技术文献
专利文献
专利文献1:日本特开2006 — 203098号公报(图2)
专利文献2 :日本特开2009 — 199695号公报(图6)发明概要
发明要解决的课题
在使存储单元阵列大容量化时，具有存储单元故障的发生增加的倾向。例如，在现 有的IDlR型交叉点阵列结构中，若在用作电流控制元件的二极管元件中发生漏电流异常， 则在选择了发生该漏电流异常的故障存储单元的情况下，无法进行正常的读取。并且，在使 用了双向型的电流控制元件(例如MSM 二极管、MIM 二极管等)的双向型的存储单元阵列中， 由于在存储单元的任意方向上施加电压都流过电流，因此无法检测出发生漏电流异常的故障存储单元(参照专利文献2)。并且，在双向型的电流控制元件中，由于即使使故障位线处 于浮置状态也流过漏电流，因此无法防止漏电流异常，具有无法进行稳定的动作这样的课 题
发明内容
为了解决上述课题，本发明的目的在于，提供一种能够稳定动作的可靠性高的电 阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的驱动方法。
解决课题的手段
本发明一方式的电阻变化型非易失性存储装置，具备存储单元阵列，具有由电阻 变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交 叉点上，配置上述多个存储单元的I个，上述电阻变化元件的电阻值根据所施加的电压脉 冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规 定的阈值电压时流过被视为导通状态的电流；存储单元选择电路，从上述多个字线中选择 至少I个，并从上述多个位线中选择至少I个，由此从上述存储单元阵列中选择至少I个以 上的上述存储单元；写入电路，通过向所选出的上述存储单元施加电压脉冲，改写所选出的 上述存储单元的上述电阻变化元件的电阻值；以及读取电路，以向所选出的上述存储单元 的上述电流控制元件施加比上述阈值电压高的第I电压或上述阈值电压以下的第2电压的 方式，向所选出的上述存储单元施加电压，从而读取所选出的上述存储单元的状态；上述写 入电路，将第I低电阻化脉冲或第I高电阻化脉冲作为上述电压脉冲向所选出的上述存储 单元施加，从而将上述多个存储单元中的所选出的存储单元的上述电阻变化元件分别设置 为第I低电阻状态或第I高电阻状态；上述读取电路，向所选出的上述存储单元施加上述 第I电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态；上述读取电路， 在读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，若在所选出的上述存储 单元中流过规定值以上的电流，则判定为所选出的上述存储单元为具有短路故障的故障存 储单元；上述写入电路，对在与上述故障存储单元相同的位线上以及与上述故障存储单元 相同的字线上的至少某个上配置的上述故障存储单元以外的其它存储单元施加第2高电 阻化脉冲，以使得将上述其它存储单元的电阻变化元件设置为第3高电阻状态，该第3高电 阻状态表示出上述第I高电阻状态的电阻值以上的电阻值。
发明效果
根据本发明，能够提供一种能够稳定动作的可靠性高的电阻变化型非易失性存储 装置以及电阻变化型非易失性存储装置的驱动方法。


图1为表示本发明实施方式的存储单元的基本结构的示意图。
图2为本发明实施方式的存储单元的等价电路图。
图3A为表示存储单元的电压电流特性的图。
图3B为表示电阻变化元件的电阻电压特性的图。
图4为表示正常的存储单元和故障的存储单元的电压电流特性的图。
图5为电阻变化型非易失性存储装置的结构图。
图6A为表不地址变换表的一例的图。
图6B为表示读取电路的结构的一例的电路图。
图7为用于说明读取模式时的电流通路的电路图。
图8为图7的电路图的等价电路图。
图9为用于说明读取模式时的电流通路的电路图。
图10为图9的电路图的等价电路图。
图11为用于说明单元特性判定模式时的电流通路的电路图。
图12为图11的电路图的等价电路图。
图13为不同模式的真值表。
图14为单元特性判定模式时的判定流程的一例。
图15为单元特性判定模式时的判定流程的一例。
图16为救济模式时的判定流程的一例。
图17为表示写入电路的结构的一例的电路图。
图18为表示向选择位线施加的电压和流过的电流的电压电流特性的一例的图。
图19为表示写入电路的结构的一例的电路图。
图20为救济模式时的判定流程的一例。
图21为表示向选择位线施加的电压和流过的电流的电压电流特性的一例的图。
图22A为电阻变化型非易失性存储装置的结构图。
图22B为表示主存储单元阵列及冗余存储单元阵列的配置的一例的图。
图22C为表示主存储单元阵列及冗余存储单元阵列的配置的一例的图。
图22D为表示主存储单元阵列及冗余存储单元阵列的配置的一例的图。
图23A为表示位线控制电压发生电路的结构的一例的电路图。
图23B为表示位线控制电压发生电路的结构的一例的电路图。
图23C为表示位线控制电压发生电路的结构的一例的电路图。
图24为表示读取电路的结构的一例的电路图。
图25为表示读取电路的结构的一例的电路图。
图26为单元特性判定模式时的检查流程的一例。
图27为表示读取电路的结构的一例的电路图。
图28为表示读取电路的结构的一例的电路图。
图29为现有的非易失性存储单元的结构图。
图30为现有的非易失性存储单元阵列的结构图。
图31为使用了现有的单向二极管的存储单元的模型。
具体实施方式
(本发明的基础知识)
以下，在对本发明进行详细说明之前，对本发明的基础知识进行说明。
作为使用了电阻变化元件的非易失性存储装置，如上所述，通常公知有将称为 ITlR型的存储单元或称为IDlR型的存储单元按矩阵状阵列配置的交叉点结构的非易失性存储装置。
图29为现有的非易失性存储单元的结构图，示出了将具有双向型的电阻变化特性的可变电阻元件用作存储单元的IDlR型的非易失性存储装置(参照专利文献I)。在图 29中，示出了将串联连接可变电阻元件1260和非线性元件1270而得到的存储单元1280配 置在位线1210与字线1220的交叉部位上的交叉点结构的存储单元阵列，其中，可变电阻元 件1260将可变电阻体1230夹持在上部电极1240及下部电极1250之间。这里，可变电阻 元件1260是具有电阻值按照所施加的电压的极性而可逆地转变为低电阻状态和高电阻状 态的双向型的电阻变化特性的可变电阻元件。并且，非线性元件1270以降低在非选择单元 中流动的所谓的漏电流为目的，例如由压敏电阻(varistor)构成。交叉点结构的存储单元 阵列能够按布线间距来配置存储单元，并且能够三维地层叠存储单元阵列，因此能够实现 大容量化。
另外，图30为现有的非易失性存储单元阵列的结构图，示出了将单向的可变电阻 元件用作存储单元的IDlR型存储单元中的非线性元件的故障检测方法(参照专利文献2)。 在图30中，将单向的可变电阻元件和具有阳极和阴极的单向的二极管元件串联连接的存 储单元被配置在位线BL1、BL2、BL3与字线WL、WL2、WL3相交叉的部位。如果是正常的二极 管元件，则通过向全部的位线施加Vdd电位并向全部的字线施加Vss电位，在反向偏置的状 态下不流过电流，而如果是故障的二极管元件，则在反向偏置的状态下也流过DC电流，因 此存在故障二极管元件的位线的电位从Vdd电位降低。在专利文献2中，公开了将该故障 二极管元件所属的位线检测为故障位线的情况。
图31为使用了现有的单向二极管的存储单元的模型(参照专利文献2)。如图31 所示，公开了一种救济方法，即故障检测电路2053具备位线电源电路2054、锁存电路2531 和开关电路2055，与位线选择电路2024所连接的位线连接，在备用(standby)单元2052中 进行连接有故障二极管元件的故障位线的检测。
这里，当使存储单元阵列大容量化时，具有存储单元故障的发生增加的倾向。在现 有的IDlR型交叉点阵列结构中，如果在用作电流控制元件的二极管元件中发生漏电流异 常，则在选择了发生该漏电流异常的故障存储单元的情况下，无法实现正常的读取。并且， 在选择了正常的存储单元的情况下，也会受到故障存储单元的影响，因此即使故障存储单 元为I个，也会误检测为包含该故障存储单元的位线、或字线的多个存储单元中发生了故 障，无法确定故障存储单元的地址。因此，具有通过物理解析或FIB解析等对故障的原因进 行解析非常困难这样的课题。
并且，在专利文献2所示的结构中，对使用了具有阳极和阴极的单向二极管元件 的单向存储单元阵列中的故障位线的检测方法进行了记载。即，对利用了当正向施加电压 时流过电流而当反向施加电压时不流过电流的情况、来进行发生漏电流异常的故障位线的 检测的方法进行了记载。通过将全部的位线置于Vdd电位并将全部的字线置于Vss电位、 来使二极管元件为反偏置状态，在全部的存储单元正常时不流过电流，但是如果存在发生 漏电流异常的故障存储单元，则从包含该故障存储单元的位线对字线流过漏电流。通过判 定该漏电流，能够实现发生漏电流异常的故障位线的检测。
但是，在使用了双向型的电流控制元件(例如MSM 二极管、MM 二极管等)的双向 型的存储单元阵列中，在存储单元的任意方向上施加电压都流过电流，因此根据专利文献2 所记载的方法，具有无法检测发生漏电流异常的故障存储单元这样的课题。并且，如图31 所示，由于故障检测电路2053仅与位线连接，因此能够实现发生漏电流异常的故障位线的检测，但还具有无法检测与该故障位线连接的哪个存储单元发生故障这样的课题。
并且，在专利文献2中，公开了使检测出的故障位线处于浮置状态并与冗余位线 进行置换的情况，但是在双向型的电流控制元件中，即使使故障位线处于浮置状态也流过 漏电流，因此无法防止漏电流异常，不能进行稳定的动作。
因此，本发明提供一种能够稳定动作的可靠性高的电阻变化型非易失性存储装置 以及电阻变化型非易失性存储装置的驱动方法。
具体而言，本发明一方式的电阻变化型非易失性存储装置，具备存储单元阵列， 具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的 各个立体交叉点上，配置上述多个存储单元的I个，上述电阻变化元件的电阻值根据所施 加的电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加 电压超过规定的阈值电压时流过被视为导通状态的电流；存储单元选择电路，从上述多个 字线中选择至少I个，并从上述多个位线中选择至少I个，由此从上述存储单元阵列中选择 至少I个以上的上述存储单元；写入电路，通过向所选出的上述存储单元施加电压脉冲，改 写所选出的上述存储单元的上述电阻变化元件的电阻值；以及读取电路，以向所选出的上 述存储单元的上述电流控制元件施加比上述阈值电压高的第I电压或上述阈值电压以下 的第2电压的方式，向所选出的上述存储单元施加电压，从而读取所选出的上述存储单元 的状态；上述写入电路，将第I低电阻化脉冲或第I高电阻化脉冲作为上述电压脉冲向所选 出的上述存储单元施加，从而将上述多个存储单元中的所选出的存储单元的上述电阻变化 元件分别设置为第I低电阻状态或第I高电阻状态；上述读取电路，向所选出的上述存储单 元施加上述第I电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态；上述 读取电路，在读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，若在所选出 的上述存储单元中流过规定值以上的电流，则判定为所选出的上述存储单元为具有短路故 障的故障存储单元；上述写入电路，对在与上述故障存储单元相同的位线上以及与上述故 障存储单元相同的字线上的至少某个上配置的上述故障存储单元以外的其它存储单元施 加第2高电阻化脉冲，以使得将上述其它存储单元的电阻变化元件设置为第3高电阻状态， 该第3高电阻状态表示出上述第I高电阻状态的电阻值以上的电阻值。
根据该结构，不对故障存储单元进行高电阻化等处理，而使在与故障存储单元相 同的位线或字线上配置的故障存储单元以外的存储单元高电阻化，从而能够实现可靠性高 的电阻变化型非易失性存储装置。并且，在使用了双向的电流控制元件的交叉点阵列结构 的存储单元中，能够确定具备具有阈值电压的特性故障的电流控制元件的故障存储单元、 即具备具有短路故障的电流控制元件的存储单元，实现救济。
并且，上述写入电路向上述故障存储单元的上述电阻变化元件施加第3高电阻化 脉冲，以使得将上述故障存储单元的上述电阻变化元件设置为第3高电阻状态，该第3高电 阻状态表示出上述第I低电阻状态的电阻值以上的电阻值，上述第3高电阻化脉冲具有上 述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值
根据该结构，能够通过使故障存储单元自身高电阻化来进行救济。由此，能够实现 可靠性高的电阻变化型非易失性存储装置。
并且，优选的是，上述读取电路向所选出的上述存储单元施加上述第2电压，在流 过上述规定值以上的电流时，判定为所选出的上述存储单元为具有短路故障的故障存储单
根据该结构，由于施加比阈值电压低的第2电压，因此在没有短路故障的存储单元中不会流过规定值以上的电流，仅在具有短路故障的存储单元中流过规定值以上的电流。因此，通过检测该电流，能够容易地判定故障的存储单元。
并且，优选的是，在通过上述写入电路对上述故障存储单元施加上述第3高电阻化脉冲之后，上述读取电路再次检测是否在上述故障存储单元中流过规定值以上的电流， 当在所选出的上述存储单元中流过上述规定值以上的电流时，判定为上述故障存储单元的上述电阻变化元件没有达到上述第3高电阻状态的电阻值以上。
并且，优选的是，若上述故障存储单元的上述电阻变化元件成为比上述第3高电阻状态的电阻值低的电阻值，则上述写入电路反复施加上述第3高电阻化脉冲，直到上述故障存储单元的上述电阻变化元件达到上述第3高电阻状态的电阻值以上或者反复施加了规定次数的上述第3高电阻化脉冲。
并且，优选的是，若上述故障存储单元的上述电阻变化元件成为比上述第3高电阻状态的电阻值低的电阻值，则上述写入电路在第2次以后反复施加与上述第3高电阻化脉冲条件不同的第4高电阻化脉冲，直到上述故障存储单元的上述电阻变化元件达到上述第3高电阻状态的电阻值以上或者反复施加了规定次数的上述第4高电阻化脉冲。
根据该结构，判定在第3高电阻化脉冲施加后是否成为第3高电阻状态，并再次施加第3高电阻化脉冲，因此能够使故障存储单元可靠地高电阻化。由此，能够实现可靠性高的电阻变化型非易失性存储装置。
并且，优选的是，上述第4高电阻化脉冲的电压值是绝对值比上述第3高电阻化脉冲的电压值大的电压。
并且，优选的是，上述第4高电阻化脉冲的电流值比上述第3高电阻化脉冲的电流值大。
并且，优选的是，上述第4高电阻化脉冲的脉冲宽度比上述第3高电阻化脉冲的脉冲宽度大。
根据该结构，通过变更第4高电阻化脉冲的电压值、电流值、脉冲宽度的条件，能够使故障存储单元可靠地高电阻化。由此，能够实现可靠性高的电阻变化型非易失性存储>J-U ρ α装直。
并且，优选的是，上述写入电路，在上述故障存储单元的上述电阻变化元件的电阻值比上述第3高电阻状态的电阻值低时，向在与上述故障存储单元相同的位线上以及与上述故障存储单元相同的字线上的至少某个上配置的上述故障存储单元以外的其它存储单元的电阻变化元件施加 上述第2高电阻化脉冲，以使得成为电阻值比上述第I高电阻状态高的上述第2高电阻状态。
根据该结构，以将在配置有故障存储单元的位线以及字线的至少某个上配置的其它存储单元设置为第2高电阻状态的方式施加第2高电阻化脉冲电压，因此在故障存储单元能够或者不能高电阻化的情况下，都能够对故障存储单元进行救济。由此，能够实现可靠性高的电阻变化型非易失性存储装置。
并且，优选的是，上述电阻变化元件的上述第3高电阻状态的电阻值在上述第I高电阻状态的电阻值以上。
并且，优选的是，上述电阻变化元件的上述第3高电阻状态的电阻值在上述第I高 电阻状态的电阻值的10倍以上。
根据该结构，能够使故障存储单元可靠地高电阻化。由此，能够实现可靠性高的电 阻变化型非易失性存储装置。
并且，优选的是，上述故障存储单元的电阻变化元件的上述第2高电阻状态的电 阻值在上述第I高电阻状态的电阻值的10倍以上。
并且，优选的是，上述存储单元阵列具备主存储单元阵列，具有多个主存储用的 上述存储单元；以及冗余存储单元阵列，具有多个冗余存储单元，该冗余存储单元用于在上 述主存储单元阵列中的至少I个上述存储单元为故障存储单元的情况下、与上述故障存储 单元置换而进行使用。
并且，优选的是，上述电阻变化型非易失性存储装置具备故障地址存储电路，该故 障地址存储电路将上述故障存储单元的地址信息与上述冗余存储单元的地址信息对应地 存储。
并且，优选的是，上述故障地址存储电路，将具有上述故障存储单元的位线及字线 的至少某个的地址、与具有与上述故障存储单元进行置换的上述冗余存储单元的、与上述 位线对应的位线及与上述字线对应的字线的至少某个的地址对应地存储。
根据该结构，能够将故障存储单元置换为冗余存储单元，因此能够对故障存储单 元进行救济而实现可靠性高的电阻变化型非易失性存储装置。
并且，优选的是，上述电阻变化型非易失性存储装置，具备写入用电源，该写入用 电源具有向上述写入电路供给低电阻化电压的低电阻电源和向上述写入电路供给高电阻 化写入电压的高电阻电源
根据该结构，通过具备低电阻电源和高电阻电源的写入电路，使用发生第I高电 阻化脉冲以及第I低电阻化脉冲的写入电路，能够容易地发生第2高电阻化脉冲以及第3 高电阻化脉冲。由此，能够通过已有的电阻变化型非易失性存储装置的结构，进行故障存储 单元的救济。
并且，为了实现上述目的，本发明一方式的电阻变化型非易失性存储装置的驱动 方法，该电阻变化型非易失性存储装置具备存储单元阵列，该存储单元阵列具有由电阻变 化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉 点上，配置上述多个存储单元的I个，上述电阻变化元件的电阻值根据所施加的电压脉冲 而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定 的阈值电压时流过被视为导通状态的电流，该驱动方法包含以下步骤写入步骤，通过写 入电路，向上述多个存储单元中的所择出的存储单元施加第I低电阻化脉冲或第I高电阻 化脉冲，从而将所选出的上述存储单元的上述电阻变化元件分别设置为第I低电阻状态或 第I高电阻状态；读取步骤，通过读取电路，向所选出的上述存储单元施加比上述阈值电压 高的第I电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态；故障检测步 骤，在读取所选出的上述存储单元的电阻状态时，若在所选出的上述存储单元中流过规定 值以上的电流，则判定为所选出的上述存储单元是具有短路故障的故障存储单元；以及其 它存储单元高电阻化步骤，通过上述写入电路，对在与上述故障存储单元相同的位线上以 及与上述故障存储单元相同的字线上的至少某个上配置的上述故障存储单元以外的其它存储单元施加第2高电阻化脉冲，以使得将上述其它存储单元的电阻变化元件设置为第2 高电阻状态，该第2高电阻状态表示出上述第I高电阻状态的电阻值以上的电阻值。
根据该结构，在使用了双向的电流控制元件的交叉点阵列结构的存储单元中，能 够确定具备具有阈值电压的特性故障的电流控制元件的故障存储单元、即具备具有短路故 障的电流控制元件的存储单元，并进行救济。由于以将在配置有故障存储单元的位线及字 线的至少某个上配置的其它存储单元设置为第2高电阻状态的方式施加第2高电阻化脉冲 电压，因此在故障存储单元能够或者不能高电阻化的情况下，都能够对故障存储单元进行 救济。由此，能够实现可靠性高的电阻变化型非易失性存储装置。
并且，包含故障存储单元高电阻化步骤，该故障存储单元高电阻化步骤，在上述故 障检测步骤之后，通过上述写入电路，向上述故障存储单元的上述电阻变化元件施加第3 高电阻化脉冲，以使得将上述故障存储单元的上述电阻变化元件设置为第3高电阻状态， 该第3高电阻状态表示出上述第I低电阻状态的电阻值以上的电阻值，上述第3高电阻化 脉冲具有上述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值。
根据该结构，能够通过使故障存储单元自身高电阻化来进行救济。由此，能够实现 可靠性高的电阻变化型非易失性存储装置。
并且，优选的是，在上述故障检测步骤中，上述读取电路向所选出的上述存储单元 施加比上述阈值电压低的第2电压，在流过上述规定值以上的电流时，判定为所选出的上 述存储单元是具有短路故障的故障存储单元。
根据该结构，由于施加比阈值电压低的第2电压，因此在没有短路故障的存储单 元中不会流过规定值以上的电流，仅在具有短路故障的存储单元中流过规定值以上的电 流。因此，通过检测该电流，能够容易地判定故障的存储单元。
并且，优选的是，还包括故障存储单元高电阻化检查步骤，该故障存储单元高电阻 化检查步骤，在对上述故障存储单元实施了上述故障存储单元高电阻化步骤之后，再次进 行上述故障检测步骤，检测在上述故障存储单元中是否流过规定值以上的电流，当在所选 出的上述存储单元中流过上述规定值以上的电流时，判定为上述故障存储单元的上述电阻 变化元件没有达到第3高电阻状态的电阻值以上。
并且，优选的是，还包括以下步骤在上述故障存储单元高电阻化检查步骤中，若 上述故障存储单元的上述电阻变化元件成为比第3高电阻状态的电阻值低的电阻值，则再 次进行故障存储单元高电阻化步骤，直到上述故障存储单元的上述电阻变化元件达到第3 高电阻状态的电阻值以上或反复了规定次数的故障存储单元高电阻化步骤。
并且，优选的是，在进行上述故障存储单元高电阻化步骤时，变更第2次以后的故 障存储单元高电阻化检查步骤的写入条件。
根据该结构，在第3高电阻化脉冲施加后判定是否成为第3高电阻状态，再度施加 第3高电阻化脉冲，因此能够使故障存储单元可靠地高电阻化。由此，能够实现可靠性高的 电阻变化型非易失性存储装置。
并且，优选的是，上述存储单元阵列具备主存储单元阵列，具有多个主存储用的 上述存储单元；以及冗余存储单元阵列，具有多个冗余存储单元，该冗余存储单元用于在上 述主存储单元阵列中的至少I个以上的上述存储单元为故障存储单元的情况下、与上述主 存储单元阵列中的上述故障存储单元置换而进行使用；上述电阻变化型非易失性存储装置，将上述故障存储单元的地址信息与上述冗余存储单元的地址信息对应地存储在故障地址存储电路中，在存储器动作时，在访问了上述故障存储单元时，参照上述故障地址存储电路对上述冗余存储单元进行访问。
并且，优选的是，还包括救济步骤，该救济步骤中，在故障存储单元高电阻化检查步骤中判定为上述故障存储单元的上述电阻变化元件达到第3高电阻状态的电阻值以上的情况下，将上述故障存储单元的地址信息存储在上述故障地址存储电路中。
根据该结构，能够将故障存储单元置换为冗余存储单元，因此能够对故障存储单元进行救济而实现可靠性高的电阻变化型非易失性存储装置。
以下，对于本发明的电阻变化型非易失性存储装置(以下也简称为“非易失性存储装置”)的实施方式，参照附图进行说明。并且，对于本发明，参照以下的实施方式及附图进行说明，但这以例示为目的，本发明不限于此。以下说明的实施方式均表示本发明优选的一个具体例。以下实施方式示出的数值、形状、材料、构成要素、构成要素的配置位置及连接方式、步骤、步骤的顺序等作为一例，并非对本发明进行限定。并且，在以下实施方式的构成要素中，对于表示本发明的最上位概念的独立权利要求中没有记载的构成要素，作为构成更优选方式的任意构成要素进行说明。
(第I实施方式)
[存储单元]
图1为本发明第I实施方式的存储单元的结构图的一例。图1所示的存储单元 10，由串联连接的电流控制元件20和电阻变化元件30构成。
在图1中，电阻变化元件30经由接触体41而与电流控制元件20连接，由电阻变化元件30和电流控制元件20构成I位的IDlR型的存储单元10。存储单元10的一个端子经由接触体40而与下部布线50连接，存储单元10的另一个端子经由接触体42而与上部布线51连接。
这里，图1的存储单元10形成了使电流控制元件20在下、使电阻变化元件30在上的连接关系，但是也可以颠倒该连接关系，形成使电流控制元件20在上、使电阻变化元件30在下的连接关系。
电流控制元件20具备下部电极(第I电极)21、上部电极(第2电极)23、以及在下部电极21与上部电极23之间夹持的电流控制层22 (半导体层22或绝缘体层22)。下部电极21与半导体层22物理性且电气性地接触而形成肖特基结，上部电极23与半导体层22 物理性且电气性地接触而形成肖特基结，具有双向的整流特性。在替代半导体层22而使用绝缘体层22的情况下，由下部电极21、绝缘体层22以及上部电极23构成隧道二极管，具有双向的整流特性。
g卩，电流控制元件20以二极管等为代表，是在电流控制元件20的两端施加的电压与在电流控制元件20的两端流过的电流表现出非线性特性 的元件，是流动的电流的方向根据所施加的电压的极性而改变的双向型的二极管。即，电流控制元件20在正的施加电压区域和负的施加电压区域分别具有阈值电压，在向电流控制元件20的两端施加的电压的绝对值为阈值电压(VF)以下的情况下，电流控制元件20的电阻值增大，流过的电流的绝对值是几乎不流过电流的程度，而在向电流控制元件20的两端施加的电压的绝对值超过阈值电压(VF)的情况下，电流控制元件20的电阻值变得极小，具有流过的电流的绝对值非线性增加的特性。即，在向电流控制元件20的两端施加的电压的绝对值在阈值电压(VF)以下的情况下，在电流控制元件20中只流过微小的截止(off)电流，因此电流控制元件20成为截止状态。并且，在向电流控制元件20的两端施加的电压的绝对值在阈值电压(VF)以上的情况下，在电流控制元件20中流过大的导通(on)电流，因此电流控制元件20成为导通状态。电流控制元件20具有根据在电流控制元件20的两端施加的电压而具有导通状态和截止状态的开关功能。在电流控制元件20为上下对称结构的情况下(即两个电极为相同材料且电流控制层22在上下方向上质地均匀)，电流控制元件20的电压一电流特性表现出相对于正负的施加电压大致点对称的特性。即，正的施加电压区域与负的施加电压区域的阈值电压的绝对值表现为大致相同的值。
本实施方式的电流控制元件20例如构成为具备由钽氮化物构成的下部电极21、 由氮含有率比Si3N4小的氮不足型的氮化硅膜构成的半导体层22、以及由钽氮化物构成的上部电极23的MSM (Metal 一 Semiconductor 一 Metal)二极管。半导体层22的厚度可以是例如3 20nm。氮化硅膜可以通过减小氮含有率而形成以具有半导体特性，能够通过简单的制造工艺制作作为MSM 二极管而构成的二极管。例如，氮不足型的氮化硅膜(SiNz 0 < z ^ O. 85)例如可以通过采用Si靶的氮气环境中的反应溅射来形成。此时，可以在室温条件下，使腔室的压力为O.1Pa IPa,使Ar/N2流量为18sccm/2sccm来进行制作。
并且,本实施方式的电流控制元件20也可以是MIM(Metal — Insulator 一 Metal) 二极管、PN 二极管、肖特基二极管、齐纳二极管。在MIM 二极管的情况下，成为在下部电极 21与上部电极23之间具备绝缘体层22而替代半导体层的结构。并且，电流控制元件20也可以是仅向一个方向流过电流的单向型的电流控制元件。电阻变化元件30具备下部电极 (第3电极)31、上部电极(第4电极)34、以及在下部电极31与上部电极34之间夹持的电阻变化层35。这里，电阻变化层35将第I过渡金属氧化物层32和第2过渡金属氧化物层33 层叠而构成，该第I过渡金属氧化物层32由氧不足型的过渡金属氧化物构成，该第2过渡金属氧化物层33由氧不足度比第I过渡金属氧化物层32的氧不足度小的过渡金属氧化物构成。在本实施方式中，作为一例，将第I氧不足型的钽氧化物层(以下称为第ITa氧化物层)32和第2钽氧化物层(以下称为第2Ta氧化物层)33层叠而构成。这里，第2Ta氧化物层33的氧含有率比第ITa氧化物层32的氧含有率高。换言之，第2Ta氧化物层33的氧不足度比第ITa氧化物层32的氧不足度小。所谓氧不足度，是指在各个过渡金属中相对于构成其化学计量组成的氧化物的氧的量而言不足的氧的比例。例如，在过渡金属为钽(Ta)的情况下，化学计量的氧化物的组成为Ta2O5,因此可以表现为Ta02.5。Ta02.5的氧不足度为0%。 例如，TaOu的组成的氧不足型的钽氧化物的氧不足度，是氧不足度=(2. 5 -1. 5)/2. 5 = 40%。并且，Ta2O5的氧含有率是氧在总原子数中所占的比率(0/ (Ta + 0))，为71. 4atm%。 因此，氧不足型的钽氧化物中，氧含有率大于O、小于71. 4atm%。
构成电阻变化层35的金属也可以使用钽以外的过渡金属。作为过渡金属，可以使用钽(Ta)、钛(Ti)、铪(Hf)、锆(Zr)、铌(Nb)、钨(W)等。由于过渡金属可以成为多个氧化状态，因此能够通过氧化还原反应实现不同的电阻状态。例如，在使用铪氧化物的情况下，可以确认，将第I铪氧化物 层32的组成设为HfOx时X为0. 9以上1. 6以下，并且，将第2铪氧化物层33的组成设为HfOy时，在y比X的值大的情况下，电阻变化层35的电阻值稳定而高速地变化。该情况下，优选的是，第2铪氧化物层33的膜厚为3nm以上4nm以下。并且，在使用锆氧化物的情况下，可以确认，将第I锆氧化物层32的组成设为ZrOx时X为O. 9以 上1. 4以下，并且，将第2锆氧化物层33的组成设为ZrOy时，在y比x的值大的情况下，电 阻变化层35的电阻值稳定而高速地变化。该情况下，优选的是，第2锆氧化物层33的膜厚 为Inm以上5nm以下。
并且，构成第I过渡金属氧化物层32的第I过渡金属和构成第2过渡金属氧化物 层33的第2过渡金属可以使用不同的过渡金属。该情况下，优选的是，与第I过渡金属氧 化物层32相比，第2过渡金属氧化物层33的氧不足度小，即电阻高。通过采用这种结构， 当电阻变化时在下部电极31及上部电极34间施加的电压能够向第2过渡金属氧化物层33 分配更多的电压，能够更容易引起在第2过渡金属氧化物层33中发生的氧化还原反应。并 且，优选的是，在第I过渡金属与第2过渡金属使用互不相同的材料的情况下，第2过渡金 属的标准电极电位比第I过渡金属的标准电极电位小。可以认为，在电阻高的第2过渡金 属氧化物层33中形成的微小的细丝(filament)(导电通路)中发生氧化还原反应，其电阻 值变化，从而发生电阻变化现象。例如，通过对第I过渡金属氧化物层32使用氧不足型的 钽氧化物、对第2过渡金属氧化物层33使用钛氧化物(TiO2),能够得到稳定的电阻变化动 作。钛(标准电极电位=一1. 63eV)是标准电极电位比钽(标准电极电位=一 O. 6eV)低的 材料。标准电极电位的值越大则表现出越难以氧化的特性。通过对第2过渡金属氧化物层 33配置标准电极电位比第I过渡金属氧化物层32小的金属氧化物，从而在第2过渡金属氧 化物层33中更容易发生氧化还原反应。
可以认为，在上述各材料的层叠结构的电阻变化膜中，都是在电阻高的第2过渡 金属氧化物层33中形成的微小的细丝中发生氧化还原反应而电阻值变化，从而发生电阻 变化现象。即，可以认为，以下部电极31为基准，对第2过渡金属氧化物层33侧的电极34 施加了正的电压时，电阻变化膜35中的氧离子被吸引到第2过渡金属氧化物层33侧，在第 2过渡金属氧化物层33中形成的微小的细丝中发生氧化反应，微小的细丝的电阻増大。反 之，以下部电极31为基准，对第2过渡金属氧化物层33侧的电极34施加了负的电压时，第 2过渡金属氧化物层33中的氧离子被推向第I过渡金属氧化物层32侧，在第2过渡金属氧 化物层33中形成的微小的细丝中发生还原反应，微小的细丝的电阻减小。
与氧不足度较小的第2过渡金属氧化物层33连接的上部电极34例如由钼(Pt)、 铱(Ir)等标准电极电位比构成第2过渡金属氧化物层33的过渡金属及构成下部电极31的 材料的标准电极电位更高的材料构成。并且，下部电极31由以标准电极电位比上部电极34 的标准电极电位低的材料(例如TaN (氮化钽)等)为主成分的电极材料构成。具体而言，在 第I过渡金属氧化物层32、第2过渡金属氧化物层33使用钽氧化物的情况下，优选的是，下 部电极31从由TaN、W、N1、Ta、T1、Al等构成的组中选择，上部电极34从由Pt、Ir、Pd、Ag、 Cu.Au等构成的组中选择。通过采用这种结构，在上部电极34与第2过渡金属氧化物层33 的界面附近的第2过渡金属氧化物层33中，选择性地发生氧化还原反应，能够获得稳定的 电阻变化现象。
在对以上这样构成的非易失性存储元件30进行驱动时，通过外部电源将满足规 定条件的电压施加在下部电极31与上部电极34之间。
并且，也可以将图1的电流控制元件20与电阻变化元件30的上下连接关系颠倒 进行连接，也可以将第I过渡金属氧化物层32与第2过渡金属氧化物层33的上下连接关系颠倒，也可以将下部电极31与上部电极34的上下连接关系颠倒。
图2为图1所示的本实施方式的存储单元10的等价电路图。在图2中，示出了存储单元100将电流控制元件101与电阻变化元件102串联连接的等价电路图，存储单元100 的一个端子Tl与电流控制元件101连接，存储单元100的另一个端子T2与电阻变化元件 102连接。并且，端子Tl与下部布线50连接，端子T2与上部布线51连接。
在图2中，若在存储单元100的两个端子Tl与T2间施加电压Vce，则由于施加电压Vce根据电流控制元件101与电阻变化元件102各自的阻抗而被分压，从而Vce=Vdi + Vre0这里，Vdi是在电流控制元件101的两端施加的电压，Vre是在电阻变化元件102的两端施加的电压。
这里，若向电流控制元件101施加的电压Vdi的绝对值超过阈值电压(VF)，则电流控制元件101成为导通状态，在存储单元100中流过存储单元电流Ice。另一方面，若向电流控制元件101施加的电压Vdi的绝对值在阈值电压(VF)以下，则电流控制元件101成为截止状态，在存储单元100中仅流过微小的电流即截止电流Ioff。即，根据向存储单元100 施加的电压相对于阈值电压(VF)的高低，电流控制元件101成为导通状态或截止状态，从而能够将存储单元100控制为选择状态或非选择状态。
图3A为表示本实施方式的正常的存储单元10的电压电流特性的图。对于具有图1的结构的存储单元10，示出了将上部布线51相对于下部布线50成为高电压的极性作为正的电压、将下部布线50相对于上部布线51成为高电压的极性作为负的电压、将从上部布线51向下部布线50流动的电流的方向作为正的电流方向、将从下部布线50向上部布线51 流动的电流的方向作为负的电流方向时，向存储单元10的两端施加了电压的情况下的电压与电流的关系的实测值。
对于存储单元10， 以与上部布线51相比下部布线50成为高电位的方式施加电压， 即在图3A中施加负极性的电压，则从约一 3. 5V附近(A点)开始流出电流，在超过约一 4. OV 的附近，电阻变化元件30开始从高电阻状态向第I低电阻状态变化。并且，若施加到一 5. OV (B点)，则电流的绝对值与施加电压的绝对值相应地增大，电阻值缓缓降低。即，能够对应于向存储单元10施加的电压(或者电流)来设定低电阻状态的任意的电阻值。
另一方面，对于存储单元10，以与下部布线50相比上部布线51成为高电位的方式施加电压，即在图3A中施加正极性的电压，则从约2. 6V附近(C点)开始流出电流，在与向低电阻状态的变化电压大致对称的5. OV附近(D点)，电阻变化元件30开始从低电阻状态向高电阻状态变化，在存储单元10中流动的电流减少。并且，若将电压施加到6. OV附近 (D’点)，则电流与施加电压相应地增加，而当降低施加电压时，由于与提高施加电压时相比电流减小，因此可知向更高电阻的状态变化。
S卩，图3A所示的实测数据中，对于具有图1的结构的存储单元10，示出了如下双向型的电阻变化特性，即以上部布线51的电压为基准，当下部布线50的电压成为第I低电阻化写入电压(第I低电阻化脉冲)Vwll (在图3A中Vwll表示绝对值，上部布线51的电位比下部布线50的电位低Vwll)时，变化为第I低电阻状态(B点)，以下部布线50的电压为基准，当上部布线51的电压成为高电阻化开始电压VwhO时，开始从低电阻状态向高电阻状态变化(D点)。并且，图3A所示的实测数据中，示出了第I低电阻化写入电压Vwll和高电阻化开始电压VwhO相对于实测数据的原点具有大致对称的电压、电流关系。若施加比高电阻化开始电压VwhO更高的第I高电阻化写入电压(第I高电阻化脉冲)Vwhl，则成为第I 高电阻状态(D’点)。这里，D’点的电阻值比D点的电阻值大。
并且，即使向存储单元10施加电压，从A点到C点所示的电压区间也是不明显地流过电流的电压带。这是由于存储单元10的电流控制元件20成为截止状态，因此在存储单元10中几乎不流过电流。即，存储单元10的电流控制元件20是根据施加电压而流动的电流具有非线性特性的元件，因此向电流控制元件20施加的电压的绝对值为电流控制元件20的阈值电压(VF)以下时几乎不流过电流，电流控制元件20视为截止状态，在存储单元 10中几乎不流过电流。这里，所谓电流控制元件20的阈值电压(VF)，是指在仅流过将电流控制元件20视为截止状态的情况下的电流(最大截止电流)时向电流控制元件20施加的最大电压。并且，所谓电流控制元件20的最大截止电流，是指至少比存储单元10的电阻变化元件30为高电阻状态时流过的最大电流IHR小的电流值，在本实施方式的一例中，IHR为 10 μ Α,因此电流控制元件20的最大截止电流小于10 μ A即可。
并且，A点或C点对应于电流控制元件20的阈值电压(VF)和向电阻变化元件30 施加的电压的合计电压，在按阵列状配置了多个存储单元10的存储单元阵列(交叉点阵列) 中，向所选择的存储单元(选择存储单元)10施加超过从该A点到C点的电压带的电压，向没有选择的存储单元(非选择存储单元)施加在从该A点到C点间的电压范围内的电压,从而抑制向非选择单元的漏电流，实现向所选择的存储单元10流过电流的动作。
在读取存储单元10的电阻状态时，例如向存储单元10施加图3Α所示的读取电压 Vread，对此时流过的电流进行判定，从而能够判别存储单元10的电阻状态。即，在图3A所示的特性的情况下，当存储单元10的电阻变化元件30为第I低电阻状态时，作为读取电压 Vread，例如在施加了 4. OV的电压时在存储单元10中流过约55 μ A左右的电流。但是，当存储单元10的电阻变化元件30为第I高电阻状态时，施加读取电压Vread (4. 0V)时，在存储单元10中流过约10 μ A左右的电流。通过判定该电流值，能够判别存储单元10的状态。
这样，若存储单元10的电压电流特性为图3Α所示的正常的特性，则通过向存储单元10施加读取电压Vread并判定此时流过的存储单元电流,能够判别存储单元10的电阻状态。但是，例如，若存储单元10的电流控制元件20损坏，则在短路故障时，在存储单元10 中流通过剩的电流。并且，在断路故障时，几乎不流过电流而无法判别存储单元10的电阻状态。因此，需要检测出故障的存储单元(故障存储单元)，使在故障存储单元中不流过异常电流。
图3Β示意性地示出了图1所示的电阻变化元件30的电压电阻特性的一部分。横轴是在电阻变化元件30的下部电极31与上部电极34之间以下部电极为基准而施加的电压值，纵轴是电阻变化元件30的电阻值。
若从处于低电阻状态的状态O起缓慢增加向电阻变化元件30施加的电压，则电阻变化元件30在电压VwhO (AO)开始高电阻化。若进一步增加向电阻变化元件30施加的电压，则电阻变化元件30在电压Vwh4成为具有最大电阻值的高电阻状态BI (极限高电阻状态)。即使`进一步增加向电阻变化元件30施加的电压，电阻变化元件30的电阻值也不变化 (Cl)。即使从Cl缓慢减少向电阻变化元件30施加的电压，电阻值也不下降，维持极限电阻状态。
从状态AO到状态BI的电阻变化元件30的电压电阻特性具有规定的倾斜度(实际为非线性)。为了成为通常的高电阻状态Al (第I高电阻状态)，施加对应的第I高电阻化写入电压Vwhl。为了成为电阻值比低电阻状态(第I低电阻状态)高的第3高电阻状态A3， 施加对应的第3高电阻化写入电压Vwh3。为了成为比第I高电阻状态高的第2高电阻状态A2，施加对应的第2高电阻化写入电压Vwh2。并且，若施加Vwh4以上的电压，则能够成为极限高电阻状态。
[故障存储单元的特性]
图4是表示在本实施方式中、电流控制元件20具有正常特性的存储单元10和电流控制元件20具有故障特性(短路故障)的存储单元10的电压电流特性的图。对于通过图1的下部布线50和上部布线51选择的存储单元10，将与下部布线50相比上部布线51成为高电压的极性作为正的电压。在将从上部布线51向下部布线50流动的电流的方向作为正的电流方向时，向具有第I低电阻状态的正常的存储单元10施加的正的电压和电流如特性(I)所示，向存储单元10施加的电压的绝对值为约2. 6V以下时，在存储单元10中几乎不流过电流，若超过2. 6V，则在存储单元10中流过电流，随着所施加的电压的增加，流动的电流非线性地增加。
另一方面，在电流控制元件20完全损坏而成为短路状态的故障的存储单元10的情况下，电阻变化元件30的特性是支配性的。因此，在电阻变化元件30的电阻值例如为 20kΩ的情况下，具有故障特性的存储单元10如图4的特性(2)所示，电压和电流的特性示出线性的特性。
这里，例如，当向存储单元10的两端施加了 2. 6V电压时，在具有如图4的特性(I) 所示那样的正常特性的存储单元10的情况下，在存储单元10中仅流过几μ A左右的电流。 另一方面，在具有如特性(2)所示那样的完全短路损坏的特性的存储单元10的情况下，若同样地施加2. 6V，则如F点所示，在存储单元10中流过约130 μ A左右的电流。
S卩，相对于通过下部布线50和上部布线51选择出的存储单元10，若以向电流控制元件20施加电流控制元件20成为截止状态的阈值电压VF以下的电压的方式，在存储单元的两端施加2. 6V电压，则在表现特性(I)那样的正常特性的情况下，如E点所示几乎不流过电流，但是在具有表现特性(2)那样的短路故障特性的电流控制元件20的存储单元10 的情况下，流过如F点所示那样的更大的电流。因此，通过以对存储单元10的电流控制元件20施加阈值电压以下的电压的方式对存储单元10施加用于故障检测的电压Vtestl (本实施方式的情况下为2. 6V)，检测此时在存储单元10中流过的电流的差异，能够判定是否为故障存储单元。
以上，对电流控制元件20完全损坏而成为短路状态的特性(2)的情况进行了记载，但是在电流控制元件20没有完全损坏而处于中间性短路状态的情况下，例如在电流控制元件20的阈值电压比正常存储单元10的电流控制元件20的阈值电压低的故障特性的情况下，也能够同样地判定。
图4的特性(3)、特性(4)是电流控制元件20的阈值电压分别比正常存储单元10 的电流控制元件20的阈值电压VF小时的电压电流特性。若在存储单元 10的两端施加2. 6V 电压，则由于特性(3)和特性(4)的情况下的电流控制元件20具有故障特性，因此如G点和 H点所示，在存储单元10中分别流过约100 μ A和约25 μ A左右的电流。另一方面，在表现出特性(I)那样的正常特性的存储单元10的情况下，由于如E点所示地几乎不流过电流， 因此通过检测该电流的差异，能够调查故障存储单元的特性。
并且，在向存储单元10的两端施加了1. 8V电压的情况下，在具有特性(I)和特性(4)的特性的存储单元10中几乎不流过电流，但是在具有特性(2)和特性(3)的特性的存储单元10中，如I点和J点所示，分别流过约80 μ A和约25 μ A左右的电流。即，根据存储单元10的电流控制元件20的阈值电压，向存储单元10施加用于特性鉴别的电压Vtest2 (本实施方式的情况下为1. 8V等)，从而能够鉴别存储单元10的电流控制元件20的特性。
接着，在存储单元10具有故障特性(断路故障)的情况下，即使向存储单元10施加读取电压Vread，在存储单元10中也几乎不流过电流。在本实施方式中，例如在作为读取电压Vread而施加了 3V的情况下，如特性(I)所示那样，在存储单元10的电阻变化元件30的电阻值为第I低电阻状态、电流控制元件20表现出正常特性的存储单元10的情况下，如K 点所示那样流过约5 μ A左右的存储单元电流，但是在具有断路故障的存储单元10的情况下，仅流过I μ A左右以下的电流(未图示)。S卩，在使存储单元10的电阻变化元件30为第I 低电阻状态之后，通过向存储单元10施加读取电压Vread (本实施方式的情况下为3. 0V), 能够判定存储单元10的断路故障。
并且，在判定断路故障的情况下，若对短路故障的存储单元10进行实施，则在存储单元10中流通过剩的电流，电阻变化元件30的电阻值变化，或者电阻变化元件30损坏， 因此优选的是，在进行短路故障的存储单元10的检测之后，对短路故障的存储单元10以外的存储单元10实施断路故障的判定。
[电阻变化型非易失性存储装置]
图5示出第I实施方式的电阻变化型非易失性存储装置200的结构图。如图5所示，本实施方式的电阻变化型非易失性存储装置200在基板上具备存储器主体部201。存储器主体部201具备存储单元阵列202、字线选择电路203、位线选择电路204、用于进行数据写入的写入电路205、用于进行数据读取的读取电路206、以及数据信号输入输出电路207。
读取电路206由读出放大器(sense amplifier) 300、位线控制电压切换电路400 和发生位线控制电压的位线控制电压发生电路500构成，与用于进行从外部输入输出的数据信号的输入输出的数据信号输入输出电路207连接。
并且，该电阻变化型非易失性存储装置200具备地址信号输入电路208和控制电路209，该地址信号输入电路208接受从电阻变化型非易失性存储装置200的外部输入的地址信息，该控制电路209接受从电阻变化型非易失性存储装置200的外部输入的控制信号。
并且，写入用电源210具备低电阻化用电源211和高电阻化用电源212，低电阻化用电源211的输出VL与高电阻化用电源212的输出VH被供给到存储器主体部201的写入电路205。
并且，该电阻变化型非易失性存储装置200具备故障地址存储电路213和地址比较电路214，该故障地址存储电路213存储通过读取电路206检测出的故障地址，该地址比较电路214进行地址比较。
并且，本 实施方式的电阻变化型非易失性存储装置200的动作模式具有向存储单元写入数据的写入模式；将存储单元的数据读取的通常读取模式；判定存储单元的特性的单元特性判定模式；以及将短路故障的存储单元设置为电阻值比第I低电阻状态高的第3高电阻状态、与正常的存储单元进行置换的救济模式。
存储单元阵列202具备主存储单元阵列600和冗余存储单元阵列610，该主存储单元阵列600将图2所示的多个存储单元100在行方向和列方向上配置成矩阵状，该冗余存储单元阵列610配置有多个同样如图2所示的多个存储单元100。冗余存储单元阵列610 通过在主存储单元阵列600的各行上分别配置相同个数的存储单元100而构成。作为一例，图5的冗余存储单元阵列610中，在主存储单元阵列600的各行上各配置I个存储单元 100，构成一列的冗余存储单元阵列610。
并且，存储单元阵列202具备互相交叉地排列的多个字线WLl、WL2、WL3、…和多个位线BL1、BL2、BL3、…，还具备与位线BL1、BL2、BL3、…平行配置的至少I个以上的冗余位线BLRl、…。
如图5所示，多个字线WL1、WL2、WL3、…在与基板的主面平行的同一平面内(第I 平面内)相互平行地配置。同样地，多个位线BL1、BL2、BL3、…在与第I平面平行的同一平面内(与第I平面平行的第2平面内)相互平行地配置，冗余位线BLR1、…在第2平面内与位线BL1、BL2、BL3、…平行地配置。
并且，上述第I平面与第2平面平行地配置，多个字线WL1、WL2、WL3、…与多个位线BL1、BL2、BL3、…立体交叉地配置，多个字线WL1、WL2、WL3、…与冗余位线BLR1、…也立体交叉地配置。
在主存储单元阵列600内，在字线WL1、WL2、WL3、…与位线BL1、BL2、BL3、…的立体交叉的位置上，配置有存储单元M11、M12、M13、M21、M22、M23、M31、M32、M33、...(以下表述为“存储单元M11、M12、M13、…”)，在冗余存储单元阵列610内，在字线WL1、WL2、WL3、... 与冗余位线BLRl、…的立体交叉的位置上，配置有冗余存储单元MB1、MB2、MB3、…。S卩，多个字线WL1、WL2、WL3、…对主存储单元阵列600和冗余存储单元阵列610共通地配置。
存储单元M11、M12、M13、…由电流控制元件 D11、D12、D13、D21、D22、D23、D31、D32、 D33、...(以下表述为“电流控制元件D11、D12、D13、···”)以及与电流控制元件Dll、D12、 D13、…串联连接的电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(以下表述为“电阻变化元件R11、R12、R13、···”)构成。同样地，冗余存储单元MB1、MB2、MB3、... 由电流控制元件DB1、DB2、DB3、…以及与电流控制元件DB1、DB2、DB3、…串联连接的电阻变化元件RB1、RB2、RB3、…构成。
S卩，如图5所示，主存储单元阵列600内的电阻变化元件R11、R21、R31、...的一个端子与电流控制元件Dl1、D21、D31、…连接，·另一个端子与位线BLl连接，电阻变化元件 R12、R22、R32、…的一个端子与电流控制元件D12、D22、D32、…连接，另一个端子与位线 BL2连接，电阻变化元件R13、R23、R33、…的一个端子与电流控制元件D13、D23、D33、... 连接，另一个端子与位线BL3连接。并且，电流控制元件D11、D12、D13、…的一个端子与电阻变化元件R11、R12、R13、…连接，另一个端子与字线WLl连接，电流控制元件D21、D22、 D23、…的一个端子与电阻变化元件R21、R22、R23、…连接，另一个端子与字线WL2连接， 电流控制元件D31、D32、D33、…的一个端子与电阻变化元件R31、R32、R33、…连接，另一个端子与字线WL3连接。
同样地，冗余存储单元阵列610内的电阻变化元件RBl、RB2、RB3、…的一个端子与电流控制元件DBl、DB2、DB3连接，另一个端子与冗余位线BLRl、…连接。并且，电流控制元件DB1、DB2、DB3、…的一个端子与电阻变化元件RB1、RB2、RB3、…连接，另一个端子与字线WL1、WL2、WL3、…连接。
并且，在本实施方式中，在位线侧连接电阻变化元件，在字线侧连接电流控制元件，但是也可以在位线侧连接电流控制元件，在字线侧连接电阻变化元件。并且，在本实施方式中，冗余存储单元阵列的冗余位线BLR1、···至少有I个即可，也可以按照在冗余存储单元阵列中配置的存储单元100的列数而搭载多个。
字线选择电路203接受从地址信号输入电路208输出的行地址信息，根据该行地址信息，向多个字线WL1、WL2、WL3、…中的所选择的字线施加从写入电路205供给的电压， 并且向没有被选择的字线施加规定的非选择行施加电压(Vss以上Vwl以下的电压、或者 Vss以上Vwh以下的电压)或者将其设置为高阻抗(Hi — Z)状态。
并且，同样地，位线选择电路204接受从地址信号输入电路208输出的列地址信息和来自地址比较电路214的地址一致判定信号，根据该列地址信息和地址一致判定信号， 向多个位线BL1、BL2、BL3、…以及冗余位线BLR1、…中的所选择的位线施加从写入电路 205供给的电压或者从读取电路206供给的电压，并且向没有被选择的位线施加规定的非选择列施加电压(Vss以上Vwl以下的电压、或者Vss以上Vwh以下的电压、或者Vss以上 Vbl以下的电压)或者将其设置为高阻抗(H1- Z)状态。
并且，字线选择电路203以及位线选择电路204与本发明的存储器选择电路相当。
写入电路205接受从控制电路209输出的写入信号，对通过字线选择电路203和位线选择电路204选择出的存储单元施加写入电压，从而能够改写存储单元的状态。
在图5所示的电阻变化型非易失性存储装置200中，在写入模式时，例如，对正常的存储单元M11，若以BLl为基准向WLl施加成为高电位的第I低电阻化写入电压Vwll，则电阻变化元件Rll变化为第I低电阻状态。并且，同样地，对正常的存储单元M11，若以WLl 为基准向BLl施加成为高电位的第I高电阻化写入电压Vwhl，则电阻变化元件Rll变化为第I高电阻状态。
读取电路206在通常读取模式时，在通过字线选择电路203选择出的字线与通过位线选择电路204选择出的位线间施加读取电压Vblr，利用读出放大器300判定在存储单元中流动的存储单元电流，从而能够读取存储单元所存储的状态。并且，在单元特性判定模式时，在通过字线选择电路203选择出的字线与通过位线选择电路204选择出的位线间施加单元特性判定电压Vblt，利用读出放大器300判定在存储单元中流动的存储单元电流， 从而能够判定存储单元的单元特性。
这里，位线控制电压发生电路500发生读取钳位电压Vcr、单元特性判定钳位电压 Vct，以用来按照通常读取模式时及单元特性判定模式时的各个模式，设定通过位线选择电路204选择出的选择位线的电位。
并且，位线控制电压切换电路400能够按照通常读取模式和单元特性判定模式， 来切换向读出放大器供给的电压，使得在通常读取模式时，将从位线控制电压发 生电路500 输出的读取钳位电压Vcr向读出放大器300供给，在单元特性判定模式时，将从位线控制电压发生电路500输出的单元特性判定钳位电压Vct向读出放大器300供给。
读出放大器300按照通常读取模式时以及单元特性判定模式时，根据从位线控制电压切换电路400供给的读取钳位电压Vcr或单元特性判定钳位电压Vct，将位线的电位分别设定为读取电压Vblr或单元特性判定电压Vblt。
并且，读出放大器300在通常读取模式时，根据经由位线选择电路204而读取的存 储单元电流，对存储单元的电阻变化元件的状态是第I低电阻状态还是第I高电阻状态进 行读取，其结果经由数据信号输入输出电路207向外部输出。并且，在单元特性判定模式 时，根据经由位线选择电路204而读取的存储单元电流，对存储单元的状态是正常状态还 是故障状态进行读取，其结果经由数据信号输入输出电路207向外部输出，并且也向故障 地址存储电路213输出。
控制电路209在写入模式中，按照从数据信号输入输出电路207输入的输入数据 Din，将指示写入用电压的施加的信号向写入电路205输出，在通常读取模式中，将指示读 取用电压的施加的信号向读取电路206输出，在单元特性判定模式中，将指示用于判定存 储单元的特性的单元判定用电压的施加的信号向读取电路206输出，在救济模式中，将指 示用于将存储单元设置成电阻值比第I低电阻状态高的第3高电阻状态的写入用电压的施 加的信号向写入电路205输出，将进行救济处理的信号向存储器主体部201输出。
地址信号输入电路208接受从外部输入的地址信息，基于该地址信息将行地址信 息向字线选择电路203输出，并且将列地址信息向位线选择电路204输出。这里，所谓地址 信息，是表示存储单元阵列202内的特定的存储单元的地址的信息，列地址信息是表示存 储单元阵列202内的特定的列的地址信息，行地址信息是表示存储单元阵列202内的特定 的行的地址信息。并且，地址信号输入电路208向故障地址存储电路213、地址比较电路214 输出地址信息(列地址信息、行地址信息)。
故障地址存储电路213在读取电路206的单元特性判定模式时，在判定为所选择 的存储器故障时，将从地址信号输入电路208输入的列地址信息存储为故障地址。具体而 言，故障地址存储电路213具有图6A所示那样的地址变换表213a。图6A示出了故障地址 存储电路213具备的地址变换表的一例。在图6A中，示出了以位线单位进行故障存储单元 的救济的情况。如图6A所示，地址变换表213a将具有故障存储单元的故障位线和具有置 换目标的冗余存储单元的冗余位线对应地存储。并且，故障存储单元不仅可以按照位线单 位进行置换，也可以按照字线单位或存储单元单位进行置换。在按照字线单位或存储单元 单位进行故障存储单元的救济的情况下，可以将具有故障存储单元的故障字线或故障存储 单元，与将故障字线或故障存储单元置换的置换目标的冗余字线或冗余存储单元对应地存 储在地址变换表213a中。
地址比较电路214对从地址信号输入电路208输入的列地址信息与故障地址存储 电路213存储的故障位线地址进行比较，将一致或不一致的地址一致判定信号向位线选择 电路204输出。在从地址信号输入电路208输入的列地址信息与故障地址存储电路213存 储的故障位线的地址一致的情况下，在后面说明的救济模式中，通过图6A所示的地址变换 表213a，将故障位线(例如BL3)置换为置换目标的冗余位线(例如BLRl)而进行记录的写入 及读取。
写入用电源210由低电阻化用电源211和高电阻化用电源212构成，其输出分别 向存储器主体部201的写入电路205供给。
图6B为表示图5的读取电路206的结构的一例的电路图。
读取电路206具备读出放大器300、位线控制电压切换电路400、位线控制电压发生电路500。
读出放大器300由比较电路310、电流镜(current mirror)电路320和位线电压控制晶体管NI构成。电流镜电路320由PMOS晶体管PU PMOS晶体管P2、PMOS晶体管P3 和恒流电路330构成。电流镜电路320的PMOS晶体管PU PMOS晶体管P2和PMOS晶体管 P3的各自的源极端子与电源连接，各自的栅极端子互相连接，并且，PMOS晶体管Pl的漏极端子与恒流电路330的一个端子连接。恒流电路330的另一个端子与接地电位连接。PMOS 晶体管P2的漏极端子与比较电路310的一个输入端子(例如+端子)、位线电压控制晶体管 NI的漏极端子连接。PMOS晶体管P3的漏极端子与位线控制电压发生电路500连接。位线电压控制晶体管NI的栅极端子与位线控制电压切换电路400的输出端子连接，位线电压控制晶体管NI的源极端子经由读取电路206的端子BLIN，与位线选择电路204连接。比较电路310的另一个端子(例如一端子)与读取电路206的端子SAREF连接，比较电路310的输出端子经由读取电路206的输出端子SA0UT，与数据信号输入输出电路207连接，向外部输出数据。
这里，通过由PMOS晶体管PI与PMOS晶体管P2各自的尺寸比决定的磁镜比 (mirror ratio) M2 (=P2/P1),来放大(或衰减)在恒流电路330中流过的基准电流Iref, 决定PMOS晶体管P2的负载电流Ild2 (=IrefX磁镜比M2)。并且，通过由PMOS晶体管Pl 与PMOS晶体管P3各自的尺寸比决定的磁镜比M3 (=P3/P1)，来放大(或衰减)在恒流电路 330中流过的基准电流Iref，决定PMOS晶体管P3的负载电流Ild3 (=IrefX磁镜比M3)。 通过使PMOS晶体管P2与PMOS晶体管P3为相同尺寸，能够将负载电流设定为相同电流值 (Ild2=Ild3)o
另一方面，由于向位线电压控制晶体管NI的栅极端子施加从位线控制电压切换电路400输出的钳位电压(Vcr或Vct)，因此，向位线电压控制晶体管NI的源极端子(端子 BLIN)施加比从位线控制电压切换电路400输出的钳位电压(Vcr或Vct)下降了位线电压控制晶体管NI的阈值电压Vtn后的电压，并经由位线选择电路204向所选择的位线施加。
并且，将位线电压控制晶体管NI的漏极端子(端子SAIN)的电位向比较电路310 的+端子施加，从端子SAREF向比较电路310的一端子施加基准电压Vref。比较电路310 对向一端子施加的基准电压Vref和向+端子施加的端子SAIN的电位进行比较。若端子 SAIN的电位比端子SAREF的电位低，则比较电路310向输出端子输出L电位，若端子SAIN 的电位比端子SAREF的电位高，则比较电路310向输出端子输出H电位，从而将存储单元10 的状态经由数据信号输入输出电路207向外部输出。
S卩，若在存储单元10中流动的电流大，则端子SAIN的电位从H电位迅速向L电位变化，若在存储单元10中流动的电流小，则端子SAIN的电位从H电位缓慢向L电位变化或者维持H电位不变。并且，按照规定的输出读出定时将端子SAIN与端子SAREF的电位通过比较电路310进行比较，则若端子SAIN的电位较低，则向输出端子SAOUT输出L电位，判定为在存储单元10中流动的电流小。并且，同样地，若端子SAIN的电位较高，则向输出端子 SAOUT输出H电位，判定为在存储单元10中流动的电流大。并且，虽然在 图6B中没有示出， 从端子SAREF施加的基准电压Vref也可以在电阻变化型非易失性存储装置200内部发生， 或者也可以从外部端子施加。
向位线电压控制晶体管NI的栅极端子施加的电压由位线控制电压发生电路500生成。位线控制电压发生电路500由参考电流控制元件RD10、NM0S晶体管NlO和参考电阻变化元件RElO构成。
参考电流控制元件RDlO的一个端子与电流镜电路320的PMOS晶体管P3的漏极端子连接，并且与位线控制电压发生电路500的输出端子OUTl连接，从输出端子将读取钳位电压Vcr输出。参考电流控制元件RDlO的另一个端子与NMOS晶体管NlO的漏极端子和栅极端子连接，并且与输出端子0UT2连接，从输出端子将单元特性判定钳位电压Vct输出。
NMOS晶体管NlO的源极端子与参考电阻变化元件RElO的一个端子连接，参考电阻变化元件RElO的另一个端子接地。
这里，参考电流控制元件RDlO以及参考电阻变化元件RElO由与存储单元阵列202 所含的电流控制元件D11、D12、D13、…、电阻变化元件R11、R12、R13、…相同的元件构成。 这里虽然没有明确记载，但是参考电阻变化元件RElO能够与存储单元阵列202所含的电阻变化元件同样地设定为高电阻状态或低电阻状态，为了至少检测出低电阻状态的存储单元，优选的是，参考电阻变化元件RElO的电阻值设定为存储单元阵列202的平均的高电阻状态的电阻值。
若将向参考电阻变化元件RElO施加的电压设为Vre (与电阻变化元件Rll、R12、 R13、…大致相同的施加电压)，将NMOS晶体管NlO的阈值电压设为Vtn (与NMOS晶体管 NI大致相同的阈值电压)，将参考电流控制元件RDlO的阈值电压设为VF (与电流控制元件 D11、D12、D13、…大致相同的阈值电压)，则从位线控制电压发生电路500的输出端子OUTI 输出的读取钳位电压Vcr以及从输出端子0UT2输出的单元特性判定钳位电压Vct分别用 (式I)、(式2)表示。
Vcr = Vre + Vtn + VF…(式 I)
Vct=Vre + Vtn…(式 2)
NMOS晶体管NlO以与读出放大器300的位线电压控制晶体管NI相同的晶体管尺寸构成，读出放大器300的PMOS晶体管P3以与PMOS晶体管P2相同的晶体管尺寸构成，但是也可以保持位线电压控制晶体管NI与PMOS晶体管P2的尺寸比，以缩小NMOS晶体管NlO 与PMOS晶体管P3的尺寸构成。
通过采用这种结构，模拟地从输出端子OUTl输出比读取电路206的端子BLIN的电压(即对存储单元进行读取动作时的位线电压)高出位线电压控制晶体管NI的阈值电压 Vtn的电压。并且，从输出端子0UT2输出比输出端子OUTl低出参考电流控制元件RDlO的阈值电压 VF’(也可以与存储单元的电流控制元件的阈值电压VF相同)的电压。并且，从输出端子OUTl以及输出端子0UT2输出的电压分别与本实施方式的第I输出以及第2输出相当。
位线控制电压切换电路400由开关SWl和SW2构成。位线控制电压切换电路400 的开关SWl的一个端子与位线控制电压发生电路500的输出端子OUTl连接。开关SW2的一个端子与位线控制电压发生电路500的输出端子0UT2连接。开关SWl和开关SW2各自的另一个端子互相连接，与读出放大器300的位线电压控制晶体管NI的栅极端子连接。位线控制电压切换电路400在读出放大器300的通常读取模式时，使SWl为接通状态、SW2为断开状态，从而将位线控制电压发生电路500的输出端子OUTl的读取钳位电压Vcr向晶体管NI的栅极端子输出。并且，在单元特性判定模式时，使SWl为断开状态、SW2为接通状态，从而将位线控制电压发生电路500的输出端子0UT2的单元特性判定钳位电压Vct向晶体管NI的栅极端子输出。
通过以上的结构，由于向位线施加的电压不超过比在位线电压控制晶体管NI的栅极端子上施加的电压低出晶体管NI的阈值电压Vtn的电压，因此在通常读取模式时向位线施加的读取电压Vblr与在单元特性判定模式时向位线施加的单元特性判定电压Vblt能够分别以(式3)、(式4)表示。
Vblr = Vre + VF…(式 3)
Vblt = Vre...(式 4)
接着，对在通常读取模式时的存储单元的读取动作进行说明。
图7为用于说明主存储单元阵列600中的电流通路的电路图。为了简化说明，在将上述图5的主存储单元阵列600配置为3X3的情况下的电路图中，示出了选择存储单元 M22的情况下的一例。并且，图8为图7的等价电路图。
对于图7的主存储单元阵列601的全部存储单元为正常存储单元时的存储单元的电阻状态的读取，以存储单元M22的电阻状态的读取作为例子进行说明。
在通常读取模式中读取存储单元M22的电阻状态时，向通过字线选择电路203选择出的字线WL2提供Vss电位，向通过位线选择电路204选择出的位线BL2施加(式3)所示的读取电压Vblr，将非选择位线BLl、BL3以及非选择字线WLl、WL3设置为高阻抗状态 (H1- Z)来选择存储单元M22。在本实施方式中，使非选择位线BLl、BL3以及非选择字线 WLU WL3为高阻抗状态，但是也可以设定为在选择位线BL2与选择字线WL2间施加的电压以下的电压值。
在选择了存储单元M22的情况下，如图8所示，非选择存储单元阵列602中的非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33等价表示为，3级串联连接的存储单元相对于存储单元M22并联连接。即，在非选择存储单元阵列602中流动的全部非选择存储单元电流Σ Inselr，在从选择位线BL2到选择字线WL2的最短电流路径中经由至少3级以上的非选择存储单元，在多个电流通路中流过电流。在各级中并联连接多个非选择存储单元， 第I级连接与选择位线BL2连接的非选择存储单元M12、M32，第2级连接与非选择位线BLl 或BL3、非选择字线WLl或WL3连接的非选择存储单元M11、M13、M31、M33，第3级连接与选择字线WL2连接的非选择存储单元M21、M23。存储单元阵列的规模越大，则与第2级连接的非选择存储单元的并联连接数越大，阻抗越小。若在行方向上配置M (= 100个)个存储单元并且在列方向上配置N (= 100个)个存储单元，则位于第2级的存储单元为(M — I) X (N -1)个(接近约10000个)，因此阻抗小得几乎可以忽视。
因此，向非选择存储单元施加的电压根据在第I级和第2级配置的非选择存储单元M12、M32、M21、M23的阻抗比进行分压，因此在行方向和列方向的存储单元为相同个数的情况下，若各存储单元的电阻状态相同，则在选择位线BL2和选择字线WL2间施加的读取电压Vblr的约1/2以下的电压被施加到在第I级和第2级配置的非选择存储单元M12、M32、 M21、M23。因此，若非选择的存储单元M11、M12、M13、M21、M23、M31、M32、M33分别是图4的特性(1)所示的正常存储单元，则向非选择存储单元祖1、] 12、]\113、]\121、]\123、]\01、]\02、]\03 的电流控制元件D11、D12、D13、D21、D23、D31、D32、D33施`加阈值电压VF以下的电压，因此成为截止状态。因此，在各个非选择存储单元] 11、]\112、]\113、]\121、]\123、]\01、]\02、]\03中流过的非选择单元电流的和Σ Insel仅流过比I μ A还小的截止电流。
S卩，在读取存储单元Μ22的电阻状态时流动的在选择位线BL2中流动的选择位线电流Iblr如(式5)所示,成为选择单元电流Iselr与全部非选择单元电流SInselr的和。 但是，由于全部非选择单元电流Σ Inselr的值小得几乎可以忽略，因此在选择位线BL2中流动的选择位线电流Iblr可以近似为(式6)那样。因此，选择存储单元Μ22的存储单元电流能够经由选择位线BL2读取，能够读取选择存储单元Μ22的电阻变化元件R22是第I高电阻状态还是低电阻状态。
Iblr=Iselr + Σ Inselr...(式 5) Iblrh lselr...(式 6)
并且，在图8所示的非选择存储单元阵列602中，经由3级非选择存储单元从选择位线BL2向选择字线WL2流动的非选择电流通路，至少具有以下的(a) (d)4个通路。因此，全部非选择存储单元电流Σ Inselr如(式7)所示。
(a) Inselr (a) M12 — Mil — M21
(b) Inselr (b) M12 — M13 — M23
(c) Inselr (c) M32 — M31 — M21
(d) Inselr (d) M32 — M33 — M23
ΣInselr=Inselr (a) + Inselr (b)
+ Inselr (c) + Inselr (d)…(式 7)
这里，在所选择的存储单元M22的电流控制元件D22损坏而短路的情况下，电流控制元件D22成为视为导通状态的状态，位线电压Vblr全部施加于电阻变化元件R22。因此，在存储单元M22的电阻变化元件R22为低电阻状态或第I高电阻状态下，选择位线电流 Iblr都成为在正常存储单元的情况下流动的存储单元电流以上的值。因此，无法正确地读取与存储单元M22的电阻变化元件R22的电阻状态相应的电流，因此无法检测存储单元M22 的电阻状态。
对于这样的电流控制元件发生短路故障的故障存储单元的判定方法以及故障存储单元的救济方法，将在后面进行叙述。
并且，说明在存储单元阵列中的选择存储单元以外包含具有发生短路故障的电流控制元件的故障存储单元的情况下的存储单元的读取。
图9为用于说明主存储单元阵列601中的非选择存储单元之一、例如存储单元M23 发生短路故障的情况下的电流通路的电路图。为了简化说明，在将上述图5的主存储单元阵列600配置为3X3的情况下的电路图中，示出了选择存储单元M22、且存储单元M23发生短路故障的情况下的一 例。并且，图10为图9的等价电路图。
对在读取模式中读取图9的主存储单元阵列601中的存储单元M22的电阻状态的情况进行说明。在通常读取模式中读取存储单元M22的电阻状态的情况下，如前所述，向通过字线选择电路203选择出的字线WL2提供Nss电位，向通过位线选择电路204选择出的位线BL2施加(式3)所示的读取电压Vblr，非选择位线BL1、BL3以及非选择字线WL1、WL3 设置为高阻抗状态(H1- Z)而选择存储单元M22。在本实施方式中，使非选择位线BL1、BL3 以及非选择字线WLl、WL3成为高阻抗状态，但是也可以设定为在选择位线BL2和选择字线 WL2间施加的电压以下的电压值。
这里，例如，在主存储单元阵列601的非选择存储单元M23发生短路故障的情况下，在主存储单元阵列601中流过异常电流Ifaill、Ifail2，因此影响主存储单元阵列601 整体，无法正确地检测选择存储单元M22的电阻状态。
具体而言，如图10所示，若非选择存储单元阵列602中的非选择存储单元M23发生短路故障，则存储单元M23成为大致视为导通状态的状态，在之前的非选择电流通路的 (b)及(d)的多个电流通路中电阻值降低而流过异常电流，因此(式7)所示的全部非选择存储单元电流Σ Inselr的值成为较大值，无法正常地读取在选择存储单元M22中流动的存储单元电流。即，只要故障存储单元M23与主存储单元阵列601连接，则即使故障存储单元M23 为非选择状态，也会在非选择存储单元阵列602中流过异常电流，对主存储单元阵列601整体产生影响，从而难以检测选择存储单元M22的电阻变化元件R22的电阻状态。
在本申请中，对判定发生了这样的短路故障的故障存储单元并进行救济的方法进行如下表示。
[故障存储单元的判定方法]
图11为用于说明本实施方式的存储单元阵列202中的电流通路的电路图。为了简化说明，在将上述图5的主存储单元阵列600配置为3X3的情况下的电路图中，对选择存储单元M22的情况下的一例进行表示。并且，图12为图11的等价电路图。
首先，对在单元特性判定模式中判定图11的主存储单元阵列601中的存储单元 M22的情况进行说明。在单元特性判定模式中判定存储单元M22是正常状态还是发生短路故障的状态的情况下，向通过字线选择电路203选择出的字线WL2提供Vss电位，向通过位线选择电路204选择出的位线BL2施加(式4)所示的单元特性判定电压Vblt，非选择位线 BL1、BL3以及非选择字线WLl、WL3设置为高阻抗状态(Hi — Z)而选择存储单元M22。即， 向位线BL2施加比通常读取模式中的位线电压Vblr低出参考电流控制元件RDlO的阈值电压VF’(与电流控制元件D22大致相同的阈值电压)的位线电压Vblt。并且，在本实施方式中，使非选择位线BL1、BL3以及非选择字线WLl、WL3成为高阻抗状态，但是也可以设定为在选择位线BL2与选择字线WL2间施加的电压以下的电压值。
如图12所示，在单元特性判定模式中，在选择位线中流动的选择位线电流Iblt成为在所选择的存储单元M22中流动的选择存储单元电流Iselt与在非选择存储单元阵列 602中流动的全部非选择存储单元电流SInselt的和。这里，向存储单元M22施加在选择位线BL2与选择字线WL2间提供的单元特性判定电压Vblt，根据存储单元M22的单元特性状态流过选择存储单元电流Iselt。另一方面，向非选择存储单元阵列602施加在选择位线BL2与选择字线WL2间提供的单元特性判定电压Vblt。无论采用哪种组合都等价地成为3级串联连接，因此向选择位线BL2施加的单元特性判定电压Vblt按照非选择存储单元 M11、M12、M13、M21、M23、M31、M32、M33各自的阻抗而被分压施加。因此，非选择存储单元阵列602中的非选择存储单元M11、M12、M13、M21、M23、M31、M32、M33为正常存储单元的情况下，由于仅向各自的电流控制元件施加阈值电压VF以下的电压，因此各自的电流控制元件成为截止状态，非选择存储单元阵列602的全部非选择存储单元电流Σ Inselt几乎不流过电流。即，选择位线电流Iblt与选择存储单元电流Iselt几乎相同，能够读取所选择的存储单元M22的单元特性状态。并且，即使在非选择存储单元阵列602中的非选择存储单元 M11、M12、M13、M21、M23、M31、M32、M33中的某一个存储单元是发生短路故障的故障存 储单元的情况下，在选择位线BL2和选择字线WL2间提供的单元特性判定电压Vblt也比电流控制元件D22的阈值电压VF低。因此，即使3级串联连接的存储单元中的一个发生短路故障，若其它两个存储单元正常，则仅向各自的电流控制元件施加阈值电压VF以下的电压。因此， 各自的电流控制元件成为截止状态，非选择存储单元阵列602的全部非选择存储单元电流 Σ Inselt几乎不流过电流。S卩，选择位线电流Iblt与选择存储单元电流Iselt几乎相同。 因此，通过检测选择位线电流Iblt，能够读取所选择的存储单元M22的单元特性状态。
即，在读取存储单元M22的状态的情况下流动的在选择位线BL2中流动的选择位线电流Iblt如(式8)所示,成为选择单元电流Iselt与全部非选择单元电流Σ Inselt的和，全部非选择单元电流SInselt的值小得几乎可以忽略。因此，在选择位线BL2中流动的选择位线电流Iblt可以近似为(式9)那样，选择存储单元M22的存储单元电流能够经由选择位线BL2读取,能够读取存储单兀M22是正常状态还是短路故障状态。
Iblt=Iselt + Σ Inselt…(式 8)blt N iselt...(式 9)
这里，在所选择的存储单元M22为正常存储单元的情况下，若将(式4)所示的位线电压Vblt施加给存储单元M22，则由于向电流控制元件D22施加阈值电压VF以下的电压， 因此电流控制元件D22成为截止状态。由此，与电阻变化元件R22的电阻状态无关地，选择位线电流Iblt几乎不流过电流。
另一方面，在存储单元M22的电流控制元件D22短路损坏的情况下，电流控制元件 D22成为视为导通状态的状态，位线电压Vblt全部施加到电阻变化元件R22。这里，电阻变化元件R22为低电阻状态时，由于根据电阻变化元件R22的电阻值而流过选择位线电流 Iblt,因此通过用读取电路206检测电流，能够判定存储单元M22短路损坏。这里，例如在向低电阻状态的电阻变化元件R22和正常的电流控制元件D22施加了阈值电压时电流控制元件D22视为截止状态(流过最大截止电流)的情况下，在异常的电流控制元件D22中流过在正常的电流控制元件D22中流动的最大截止电流以上的电流的情况下，读取电路206也可以判定“存储单元M22损坏”。
但是，在电阻变化元件R22为第I高电阻状态时，在电阻变化元件R22中几乎不流过选择位线电流Iblt，因此难以判定电流控制元件D22是否损坏。
即，在使用了双向型的电流控制元件的本实施方式的电阻变化型非易失性存储装置200中，在单元特性判定模式中，至少在选择存储单元M22的电阻变化元件R22为低电阻状态的情况下，能够判定选择存储单元M22的电流控制元件D22的状态是正常状态还是短路损坏状态，能够进行故障存储单元的地址的确定。并且，在选择存储单元M22的电阻变化元件R22为第I高电阻状态的情况下，无法正确判定选择存储单元M22的电流控制元件D22 的状态(正常状态或短路损坏状态)，但是通过在将选择存储单元M22的电阻变化元件R22 设置为低电阻状态后实施单元特性判定模式，能够判定选择存储单元M22的电流控制元件 D22的状态是正常状态还是损坏状态。
并且，在流过非选择存储单元阵列602的非选择电流通路中，由于串联连接了 3级存储单元，因此即使非选择存储单元阵列602中的漏电流通路路径中的至少2位以下的存储单元损坏，只要残留的I位正常则不流过全部非选择存储单元阵列电流SInselt。因此， 通过判定在选择位线BL2中流动的选择位线电流Iblt,能够进行故障存储单元的地址的确定。并且，例如，即使如M12、M11、M23那样存在超过2位的故障存储单元，由于在(a) (d) 的漏电流通路上都仅有2位以下的故障存储单元，因此几乎不流过非选择存储单元阵列电流Insel，同样地能够进行故障存储单元的地址的确定。并且，相同漏电流通路上的3位全 部为故障存储单元的情况下，是存储单元阵列202中的大部分存储单元也具有同样的故障 的情况，能够通过解析等容易地发现故障存储单元。
图13是表示出通常读取模式时、单元特性判定模式时的各设定状态以及图6B所 示的读取电路206的输出端子SAOUT的状态的表(不同模式下的真值表)。在图13中，“L”为 本实施方式的第I逻辑输出，示出了存储单元的电阻状态为低电阻状态时读出放大器300 输出L电位的情况。并且，“H”为本实施方式的第2逻辑输出，示出了存储单元的电阻状态 为第I高电阻状态时读出放大器300的输出为输出H电位的情况。
在通常读取模式时，如图13所示，位线控制电压切换电路400的SWl为接通状态， SW2为断开状态，因此向图6B所示的读出放大器300的位线控制电压控制晶体管NI的栅 极端子(节点CLMP)施加读取钳位电压Vcr (= Vre + Vtn + VF)。因此,经由位线选择电 路204而与端子BLIN连接的选择位线BL的电压被设定为，从读出放大器300的位线电压 控制晶体管NI的栅极端子的读取钳位电压Vcr下降了位线电压控制晶体管NI的阈值电压 Vtn后的(Vre + VF)以下的电压。
这里，在所选择的存储单元为正常的单元时，存储单元的电流控制元件成为导通 状态，根据存储单元的电阻变化元件的电阻状态，决定在存储单元中流动的存储单元电流。 根据该存储单元电流，经由位线BL以及位线选择电路204，读取电路206的读出放大器300 的端子SAIN的电位从H电位向L电位变化。这里,若存储单元的电阻变化元件为低电阻状 态，则存储单元电流增大，端子SAIN的电位迅速向L电位变化，若存储单元的电阻变化元件 为第I高电阻状态，则存储单元电流变小，端子SAIN的电位缓慢地向L电位变化或者维持H 电位不变。因此，按照规定的输出定时将端子SAIN和端子SAREF的电位通过比较电路310 进行比较，则若端子SAIN的电位较低，则向输出端子SAOUT输出L电位而判定为在存储单 元中流动的电流小，若端子SAIN的电位较高，则向输出端子SAOUT输出H电位而判定为在 存储单元中流动的电流大。即，若读出放大器300输出L电位，则存储单元的状态表示低电 阻状态，若读出放大器300输出H电位，则存储单元的状态表示第I高电阻状态。
另一方面，在所选择的存储单元的电流控制元件损坏时，向存储单元施加的电压 几乎全部施加于电阻变化元件，因此即使电阻变化元件为第I高电阻状态，也存在较多地 流过存储单元电流的情况。即，若电阻变化元件为低电阻状态，则读出放大器300的输出 成为L电位，存储单元的状态表示低电阻状态，而在电阻变化元件为第I高电阻状态的情况 下，读出放大器300的输出成为L电位或H电位，因此无法正确地判别存储单元的电阻状 态。
如上所述，在通常读取模式中，在存储单元为正常单元的情况下，根据读出放大器 300的输出电位，能够判定存储单元的电阻状态。另一方面，在存储单元的电流控制元件损 坏的情况下，无法判定存储单元的电阻状态。
并且，在单元特性判定模式时，如图13所示，位线控制电压切换电路400的SWl成 为断开状态、SW2成为接通状态，因此向图6B所示的读出放大器300的位线电压控制晶体 管NI的栅极端子(节点CLMP)施加单元特性判定钳位电压Vct (=Vre + Vtn)。因此，经由 位线选择电路204而与端子BLIN连接的选择位线BL的电压设定为，从读出放大器300的 位线电压控制晶体管NI的栅极端子的单元特性判定钳位电压Vct下降了位线电压控制晶体管NI的阈值电压Vtn后的(Vre)以下的电压。
这里，在所选择的存储单元为正常单元时，存储单元的电流控制元件成为截止状态，因此与存储单元的电阻变化元件的电阻状态无关地，在存储单元中流动的存储单元电流几乎不流动。通过读取电路206的读出放大器300经由位线BL以及位线选择电路204 对该存储单元电流进行判定，则读出放大器300的输出与电阻变化元件的电阻状态无关地输出H电位。
另一方面，所选择的存储单元的电流控制元件损坏时，向存储单元施加的电压几乎全部施加于电阻变化元件，因此即使电阻变化元件为第I高电阻状态，也存在较多地流过存储单元电流的情况。即，若电阻变化元件为低电阻状态，则读出放大器300的输出成为 L电位，能够判定电流控制元件损坏，而在电阻变化元件为第I高电阻状态的情况下，读出放大器300的输出根据电阻变化元件的电阻值而成为L电位或H电位，因此无法正确地判别存储单元的单元特性状态。
在存储单元的电阻变化元件为第I高电阻状态的情况下，通过在预先将电阻变化元件设置为低电阻状态后实施单元特性判定模式，从而能够判定存储单元的电流控制元件的状态是正常状态还是损坏状态。在预先将电阻变化元件设置为低电阻状态的情况下，当在电流控制元件中不流过规定值以上的电流时，能够明确地判断为电流控制元件正常。为了将电阻变化元件设置为低电阻状态，通过写入电路205，以BL为基准向WL施加成为高电位的低电阻化写入电压Vwl，则电阻变化元件变化为低电阻状态。
如上所述，在单元特性判定模式中，至少能够在存储单元的电阻变化元件为低电阻状态的情况下，判定存储单元的电流控制元件的状态。即，当电阻变化元件为低电阻状态并且在电流控制元件中流过规定值以上的电流时，能够判定为存储单元的电流控制元件具有短路异常。并且，所谓规定值，可以是上述存储单元的电流控制元件的最大截止电流的值。最大截止电流例如是10 μ Ao
并且，在存储单元的电阻变化元件为第I高电阻状态的情况下，无法正确地判定存储单元的电流控制元件的状态，但是通过在将电阻变化元件设置为低电阻状态后实施单元特性判定模式，能够判定存储单元的电流控制元件的状态是正常状态还是损坏状态。被判定为具有处于损坏状态的电流控制元件的存储单元可以不使用或者进行规定的修复处理等。
接着，对单元特性判定模式时的判定流程的一例进行说明。
图14为不依赖于存储单元的电阻变化元件的状态的单元特性判定模式时的判定流程的一例。
最初，将读取电路206设定为单元特性判定模式(步骤SlOl )，则位线控制电压切换电路400的SWl成为断开状态、SW2成为接通状态。由此，选择图6Β所示的位线控制电压发生电路500的输出端子0UT2，向读出放大器300的位线电压控制晶体管NI的栅极端子施加单元特性判定钳位电压Vet。
接着，通过利用字线选择电路203选择出的字线和利用位线选择电路204选择出的位线，选择存储单元阵列202的至少I个存储单元(步骤S102)。并且，对该选择出的存储单元进行读取动作(步骤S103)。
并且，判定向 读出放大器300的输出端子SAOUT输出的电压(步骤S104)，若为L电位则判定为是存储单元的电流控制元件损坏的单元(步骤S105)。若为H电位则判定为是正常单元或者是没有检测出电流控制元件的损坏的单元(步骤S106)。并且，在判定了全部存储单元区域(步骤S107)之后，结束单元特性判定模式。
S卩，在图14的单元特性判定模式时的判定流程中，若向读出放大器300的输出端子SAOUT输出L电位，则能够判定为存储单元的电流控制元件损坏。
图15为将存储单元的电阻变化元件的状态最初设定为低电阻状态之后的、单元特性判定模式时的判定流程的一例。
最初，将成为单元特性判定的对象的存储单元设定为低电阻状态(步骤S200)，然后，将读取电路206设定为单元特性判定模式(步骤S201 )，则位线控制电压切换电路400的 Sffl成为断开状态、SW2成为接通状态。由此，选择图6B所示的位线控制电压发生电路500 的输出端子0UT2，向读出放大器300的位线电压控制晶体管NI的栅极端子施加单元特性判定钳位电压Vet。
接着，通过利用字线选择电路203选择出的字线和利用位线选择电路204选择出的位线，选择存储单元阵列202的至少I个存储单元(步骤S202)。并且，对该选择出的存储单元进行上述的单元特性判定动作(单元特性的读取动作)(步骤S203)。
并且，判定向读出放大器300的输出端子SAOUT输出的电压(步骤S204)，若为L电位则判定为是存储单元的电流控制元件损坏的单元(步骤S205)。若为H电位则判定为是正常单元(步骤S206)。并且，在判定了全部存储单元区域(步骤S207)之后，结束单元特性判定模式。
S卩，在图15的单元特性判定模式时的判定流程中，预先将存储单元的电阻变化元件的状态设定为低电阻状态，从而能够正确地判定存储单元的电流控制元件是否损坏。
[存储单元的救济方法]
接着，对本实施方式的存储单元的救济方法进行叙述。
图16示出了在单元特性判定模式中被判定为故障存储单元的存储单元的救济方法的流程图的一例。具体而言，对故障存储单元，通过将故障存储单元的电阻变化元件设置为电阻值比第I低电阻状态高的第3高电阻状态，从而将在故障存储单元中流动的异常电流切断。或者，替代故障存储单元，对在与故障存储单元相同的位线上以及与故障存储单元相同的字线上的至少某一个上配置的故障存储单元以外的其它存储单元，通过将这些其它存储单元的电阻变化元件设置为电阻值比第I高电阻状态高的第2高电阻状态，从而切断在故障存储单元中流动的异常电流。或者，对故障存储单元、以及在与故障存储单元相同的位线上和与故障存储单元相同的字线上的至少某一个上配置的故障存储单元以外的其它存储单元，通过将这些存储单元的电阻变化元件分别设置为上述高电阻状态，从而切断在故障存储单元中流动的异常电流。并且，为了采用冗余存储单元替代被设置为上述高电阻状态的存储单元(对象存储单元)而代用正常的存储单元，存储被设置为高电阻状态的存储单元的地址。
如图16所示，在本实施方式的故障存储单元的救济方法中，最初将电阻变化型非易失性存储装置设定为写入模式(高电阻化)(步骤S301) ，对通过利用字线选择电路203选择出的字线和利用位线选择电路204选择出的位线所选择的存储单元阵列202的至少I个故障存储单元，进行高电阻化写入动作。或者，替代故障存储单元或者与故障存储单元一起，对在与故障存储单元相同的位线上以及与故障存储单元相同的字线上的至少某一个上 配置的故障存储单元以外的其它存储单元，进行高电阻化写入动作(步骤S302)。并且，将进 行高电阻化写入动作的存储单元称为对象存储单元。
此时，向故障存储单元施加用于将故障存储单元的电阻变化元件设置为第3高电 阻状态的第3高电阻化写入电压(第3高电阻化脉冲)。并且，向在与故障存储单元相同的 位线上以及与故障存储单元相同的字线上的至少某一个上配置的故障存储单元以外的其 它存储单元，施加用于将这些其它存储单元的电阻变化元件设置为第2高电阻状态的第2 高电阻化写入电压(第2高电阻化脉冲)。
然后，设定为故障检测模式(步骤S303)，通过读取电路206的读出放大器300判定 是故障存储单元成为第3高电阻状态还是故障存储单元以外的其它存储单元成为第2高电 阻状态(步骤S304)。
在故障存储单元成为第3高电阻状态的情况下，或者在故障存储单元以外的其它 存储单元成为第2高电阻状态的情况下，判断为对象存储单元高电阻化成功(步骤S305)， 将对象存储单元的地址存储在故障地址存储电路213中(步骤S306)并结束。
另一方面，在步骤S304中，在对象存储单元没有成为规定的高电阻状态的情况 下，将模式设定再次设定为写入模式(高电阻化)(步骤S307)。然后，判定是否能够设定其 他写入条件(步骤S308)，若能够设定其他写入条件则设定为其他写入条件(步骤S309)，再 度对故障存储单元或者故障存储单元以外的其它存储单元，进行上述的高电阻化写入动作 (步骤 S302)。
这里，所谓其他写入条件，例如将写入电压值、写入电流值、写入脉冲时间、写入驱 动器的驱动能力等改变。更具体而言，可以向故障存储单元施加电压值的绝对值比第3高 电阻化写入电压的电压值大的第4高电阻化写入电压(第4高电阻化脉冲)、电流值比第3 高电阻化写入电压的电流值大的第4高电阻化写入电压、脉冲宽度比第3高电阻化写入电 压的脉冲宽度大的第4高电阻化写入电压。
并且，在步骤S308中，若不能设定其他写入条件，则判断为对象存储单元的高电 阻化失败(步骤S310)并结束。该情况下，故障存储单元无法救济而作为故障电路处理。
并且，上述故障存储单元的检测流程以及救济流程，可以在电阻变化型非易失性 存储装置200的电源投入时，按照每个规定的周期或者按照每个记录的写入来进行。
图17为表示本实施方式的写入电路205与写入用电源210以及它们的连接关系 的一例的电路图。
如图17所示，写入电路205由HR写入电路700和LR写入电路800构成，该HR写 入电路700为了使存储单元的电阻变化元件的电阻状态变化为高电阻状态而向存储单元 施加电压及电流，该LR写入电路800为了使电阻变化元件的电阻状态变化为低电阻状态而 向存储单元施加电压及电流。
HR写入电路700，对于通过字线选择电路203及位线选择电路204选择出的存储 单元，在该存储单元为正常存储单元的情况下，以通过字线选择电路203选择出的字线WL 为基准，向通过位线选择电路204选择出的位线BL，施加第I高电阻化写入电压Vwhl，作为 用于使该存储单元的电阻变化元件变化为第I高电阻状态的电压。
HR 写入电路 700 由 PM0S701、PM0S702、NM0S703、NM0S704、反相器 705、反相器 706构成。并且，简化的“PM0S”、“NM0S”的记载分别表示“PM0S晶体管”、“NMOS晶体管”。
PM0S701、PM0S702、NM0S703、NM0S704以该顺序进行串联而将相互的主端子(一方 的漏极端子与另一方的源极端子)彼此连接，形成一个电流路径。在PM0S701的两个主端子 中，不与PM0S702连接的一个主端子(源极端子)与电源(例如高电阻化用电源212)连接。 并且，在NM0S704的两个主端子中，不与NM0S703连接的一个主端子(源极端子)与接地电位 连接。
从数据信号输入输出电路207输出的HR写入使能信号WEH被输入到反相器706 的输入端子和NM0S703的栅极，从反相器706的输入端子输入的HR写入使能信号WEH作为 反转信号而被输入到PM0S702的栅极。并且，从控制电路209输出的HR写入脉冲信号WPH 被输入到反相器705的输入端子,从反相器705的输入端子输入的信号作为反转信号而被 输入到PM0S701和NM0S704的栅极。PM0S702和NM0S703各自的一个主端子(漏极端子)被 连接，通过HR写入电路700的输出端子WDH从写入电路205输出，与位线选择电路204以 及字线选择电路203连接。
HR写入电路700，在HR写入使能信号WEH为H状态时，按照写入脉冲信号WPH，将 从高电阻化用电源212供给的VH电位(=第I高电阻化写入电压Vwhl)和接地电位(Vss) 中的某一个输出，在HR写入使能信号WEH为L状态时，将Hi — Z状态从输出端子WDH输出。
LR写入电路800，对通过字线选择电路203及位线选择电路204选择出的存储单 元，在该存储单元为正常存储单元的情况下，以通过位线选择电路204选择出的位线BL为 基准，向通过字线选择电路203选择出的字线WL，施加第I低电阻化写入电压Vwll以作为 用于使该存储单元的电阻变化元件转变为第I低电阻状态的电压。
LR 写入电路 800 由 PM0S801、PM0S802、NM0S803、NM0S804、反相器 805、反相器 806构成。
PM0S801、PM0S802、NM0S803、NM0S804以该顺序进行串联而将主端子(漏极端子或 源极端子)彼此连接，形成一个电流路径。在PM0S801的两个主端子中，不与PM0S802连接 的一个主端子(源极端子)与电源(例如低电阻化用电源211)连接。并且，在NM0S804的两 个主端子中，不与NM0S803连接的一个主端子(源极端子)与接地电位连接。
从数据信号输入输出电路207输出的LR写入使能信号WEL被输入到反相器806 的输入端子和NM0S803的栅极，从反相器806的输入端子输入的LR写入使能信号WEL作为 反转信号而被输入到PM0S802的栅极。并且，从控制电路209输出的LR写入脉冲信号WPL 被输入到反相器805的输入端子,从反相器805的输入端子输入的信号作为反转信号而被 输入到PM0S801和NM0S804的栅极。PM0S802和NM0S803各自的一个主端子(漏极端子)被 连接，通过LR写入电路800的输出端子WDL从写入电路205输出，与字线选择电路203连 接。
LR写入电路800，在LR写入使能信号WEL为H状态时，按照LR写入脉冲信号WPL， 将从低电阻化用电源211供给的VL电位(=第I低电阻化写入电压Vwll)和接地电位(Vss) 中的某一个输出，在LR写入使能信号WEL为L状态时，将Hi — Z状态从输出端子WDL输出。
通过将故障存储单元设置为具有至少在第I低电阻状态的电阻值以上的电阻值 的第3高电阻状态，能够削减在故障存储单元中流动的异常电流。然后，即使通过将包含故 障存储单元的位线或字线与冗余位线或冗余字线置换来进行救济处理，也由于在故障存储单元中没有流过异常电流，即使故障存储单元处于没有与存储单元阵列202切断的状态， 异常电流也不在存储单元阵列202中流动，能够对选择存储单元进行稳定的读取。
这里，若对故障存储单元施加例如电压与第I高电阻化写入电压Vwhl相等的高电阻化写入电压，则第3高电阻状态表示比第I高电阻状态高的电阻值。这是因为，若对电流控制元件为短路状态的故障存储单元施加第I高电阻化写入电压Vwhl，则由于电流控制元件为短路状态，因此电阻变化元件被施加大致第I高电阻化写入电压Vwhl，电阻变化元件成为电阻值比第I高电阻状态高的第2高电阻状态。从抑制流过故障存储单元的电流的观点出发，第3高电阻状态的电阻值越大越理想。
图18为表示向本实施方式的选择位线施加的电压和在选择位线中流动的电流的电压电流特性的一例的图。在图5的电阻变化型非易失性存储装置200中，存储单元阵列 202的全部的存储单元100表示例如图4所示的特性(I)那样的正常特性、并且全部的存储单元100的电阻变化元件102为第I低电阻状态的情况下，如图18所示横轴为向选择位线施加的电压V [V]、纵轴为在选择位线中流动的电流I [ μ A]时，则表示出图18的虚线的特性(10)那样的特性。同样地，存储单元阵列202的全部的存储单元100表示例如图4所示的特性(I)那样的正常特性、并且全部的存储单元100的电阻变化元件102为第I高电阻状态的情况下，表示出图18的实线的特性(11)那样的特性。
另一方面，图5的电阻变化型非易失性存储装置200的存储单元阵列202中的非选择存储单元之一例如如图9所示的存储单元Μ23那样、电流控制元件D23发生短路故障并且故障的存储单元Μ23的电阻变化元件R23处于比第I低电阻状态低的第2低电阻状态、 例如第2低电阻状态的电阻值是第I低电阻状态的电阻值的10分之I左右的电阻值的情况下，即使选择存储单元Μ22为正常特性且处于第I高电阻状态，也表示出图18的白方块的特性(12)那样的特性。即，即使选择存储单元为正常特性且处于第I高电阻状态，若非选择存储单元中存在发生了短路故障的故障的存储单元，则看起来也会成为比第I低电阻状态低的电阻状态的特性。
对短路故障的存储单元Μ23，例如若通过施加第3高电阻化写入电压(第3高电阻化脉冲)Vwh3而使故障存储单元M23的电阻变化元件R23的电阻值成为第3高电阻状态的电阻值，则表示出图18的白三角的特性(13)那样的特性。同样地，例如若使故障的存储单元M23的电阻变化元件R23的电阻值成为第I低电阻状态的电阻值，则表示出图18的X 的特性(14)那样的特性。
即，即使电阻变化型非易·失性存储装置200的存储单元阵列202中的非选择存储单元之一的电流控制元件D23发生短路故障，例如通过使故障存储单元M23的电阻变化元件R23的电阻值成为至少在第I低电阻状态的电阻值以上的电阻值，从而选择存储单元100 在第I高电阻状态下成为特性(13)、特性(14)那样，选择存储单元100表示出比第I低电阻状态的特性(10)高的电阻值的特性。因此，能够与非选择存储单元阵列中的存储单元的故障有无无关地，判定选择存储单元的状态。
并且，更理想的是，对故障存储单元施加第I高电阻化写入电压Vwhl以上的第3 高电阻化写入电压Vwh3，成为电阻值比第I高电阻状态更高的状态。例如，以使第3高电阻状态的电阻值成为第I高电阻状态的电阻值的10倍以上的方式，将第3高电阻化写入电压 Vwh3设定得比第I高电阻化写入电压Vwhl高，则表示出图18的白圆的特性(15)那样的特性，表示出电阻变化型非易失性存储装置200的存储单元阵列202中的非选择存储单元全部为正常特性、并且选择存储单元100是与第I高电阻状态的特性(11)大致同等的电阻值的特性，表示出使第3高电阻状态的电阻值成为第I高电阻状态的电阻值的10倍以上则更理相
并且，对故障存储单元，也可以使从控制电路209输出的HR写入脉冲信号WPH的脉冲宽度twhl进一步成为脉冲宽度长的脉冲宽度twh2。并且，如以下的实施方式所示，也可以增加写入电路而使电流值增加。
(第2实施方式)
接着，对本发明第2实施方式的电阻变化型非易失性存储装置进行说明。
图19为表示本实施方式的写入电路255和写入用电源210以及它们的连接关系的、与第I实施方式记载的结构不同的结构的电路图。
如图19所示，在写入模式时写入电路255由HR写入电路750和LR写入电路850 构成，该HR写入电路750为了使存储单元的电阻变化元件的电阻状态变化为高电阻状态而向存储单元施加电压及电流，该LR写入电路850为了使电阻变化元件的电阻状态变化为低电阻状态而向存储单元施加电压及电流。
HR写入电路750由第IHR写入电路710和第2写入电路720构成，第I写入电路 710的输出端子WDHl与第2写入电路720的输出端子WDH2互相连接。第I写入电路710， 对通过字线选择电路203及位线选择电路204选择出的存储单元，在该存储单元为正常存储单元的情况下，以通过字线选择电路203选择出的字线WL为基准，向通过位线选择电路 204选择出的位线BL，施加第I高电阻化写入电压Vwhl以作为用于使该存储单元的电阻变化元件转变为第I高电阻状态的电压。此外，通过改变从写入用电源210的高电阻化用电源212输出的电源电压VH，施加第3高电阻化写入电压Vwh3。
并且，HR写入电路750具备第2写入电路720，由此能够从第I写入电路710的输出端子WDHl输出第I高电阻化写入电流Iwhl，从第2写入电路720的输出端子WDH2输出第2高电阻化写入电流Iwh2，并且输出将各个输出电流合成后的第3高电阻化写入电流 Iwh3。S卩，从HR写入电路750的输出端子WDH输出第I高电阻化写入电流Iwhl、第2高电阻化写入电流Iwh2、第3高电阻化写入电流Iwh3。
HR写入电路750的具体结构如下所述。
第IHR 写入电路 710 由 PM0S711、PM0S712、NM0S713、NM0S714、反相器 715、反相器 716构成。
PM0S711、PM0S712、NM0S713、NM0S714以该顺序进行串联而将主端子(漏极端子或源极端子)彼此连接，形成一个电流路径。在PM0S711的两个主端子中，不与PM0S712连接的一个主端子(源极端子)与电源(例如高电阻化用电源212)连接。并且，在NM0S71 4的两个主端子中，不与NM0S713连接的一个主端子(源极端子)与接地电位连接。
从数据信号输入输出电路207输出的第IHR写入使能信号WEHl被输入到反相器 716的输入端子和W0S713的栅极，从反相器716的输入端子输入的第IHR写入使能信号 WEHl作为反转信号而被输入到PM0S712的栅极。并且，从控制电路209输出的HR写入脉冲信号WPH被输入到反相器715的输入端子，从反相器715的输入端子输入的信号作为反转信号而被输入到PM0S711和NM0S714的栅极。PM0S712与NM0S713各自的一个主端子(漏极端子)被连接，通过HR写入电路750的输出端子WDH从写入电路255输出，与位线选择电路 204连接。
第IHR写入电路710，在第IHR写入使能信号WEHl为H状态时，按照写入脉冲信号 WPH，输出从高电阻化用电源212供给的VH电位(=第I高电阻化写入电压Vwhl)以及接地 电位(Vss)中的某一个，第IHR写入电路710的输出为VH电位及接地电位时，分别流过输 出电流IHHl (=第I高电阻化写入电流Iwhl)以及电流IHLl。并且，在第IHR写入使能信 号WEHl为L状态时，第I写入电路710的输出将Hi — Z状态输出。
接着，第2HR写入电路720由PM0S721、PM0S722、反相器723、反相器724构成。
PM0S721和PM0S722以该顺序进行串联而将主端子(一方的漏极端子以及另一方 的源极端子)彼此连接，形成一个电流路径。在PM0S721的两个主端子中，不与PM0S722连 接的一个主端子(源极端子)与电源(例如高电阻化用电源212)连接。
从控制电路209输出的第2HR写入使能信号WEH2被输入到反相器724的输入端 子的栅极，从反相器724的输入端子输入的第2HR写入使能信号WEH2作为反转信号而被输 入到PM0S722的栅极。并且，从控制电路209输出的HR写入脉冲信号WPH被输入到反相器 723的输入端子,从反相器723的输入端子输入的信号作为反转信号而被输入到PM0S721的 栅极。PM0S722的一个主端子(漏极端子)通过HR写入电路750的输出端子WDH从写入电 路255输出，与位线选择电路204连接。
第2HR写入电路720，在第2HR写入使能信号WEH2为H状态时，按照写入脉冲信号 WPH，输出从高电阻化用电源212供给的VH电位(=第I高电阻化写入电压VwhI)，第2HR写 入电路720的输出为VH电位时，流过IHH2 (=第2高电阻化写入电流Iwh2)的输出电流。 并且，在第2HR写入使能信号WEH2为L状态时，第2写入电路720的输出将Hi — Z状态输出。
对于LR写入电路850，由于之前已经叙述而在这里省略说明。
对故障存储单元，例如将第IHR写入使能信号WEHl置于H状态即使能状态，通过 第IHR写入电路710供给VH电位，并且流过电流IHHl的输出电流，从而将故障存储单元设 置为表示出比第I低电阻状态大的电阻值的第3高电阻状态，由此能够削减在故障存储单 元中流动的异常电流。并且，将第2HR写入使能信号WEH2置于H状态即使能状态，从而通 过提高HR写入电路750的驱动能力(=输出电流)，来供给VH电位并且进一步流过(增加)电 流IHH2的输出电流，由此能够使故障存储单元成为第3高电阻状态或在这以上的电阻值。 并且，通过使用HR写入电路750，在以下的实施方式中，能够将正常的存储单元设置为电阻 值比第I高电阻状态高的第2高电阻状态。
(第3实施方式)
接着，对本发明第3实施方式的电阻变化型非易失性存储装置进行说明。
图20为表示本实施方式的故障存储单元的救济流程的一例的图。在本实施方式 中，对在单元特性判定模式中被判定为故障存储单元的存储单元，通过将故障存储单元的 电阻变化元件设置为电阻值比第I低电阻状态高的第3高电阻状态，从而切断在故障存储 单元中流动的异常电流。并且，存储该故障存储单元的地址，以便使用冗余存储单元来将故 障存储单元与正常的存储单元进行置换。
最初，将电阻变化型非易失性存储装置200设定为写入模式(高电阻化)(步骤S401)，通过利用字线选择电路203选择出的字线和利用位线选择电路204选择出的位线， 对存储单元阵列202的至少I个被选择出的故障存储单元，进行高电阻化写入动作(I)(步骤S402)。然后，设定为故障检测模式(步骤S403)，通过读取电路206的读出放大器300判定故障存储单元是否成为第3高电阻状态(步骤S404)。
在成为了第3高电阻状态的情况下，判断为对象故障存储单元的高电阻化成功 (步骤S405)，将对象故障存储单元的地址存储在故障地址存储电路213中(步骤S406)并结束。
另一方面，在步骤S404中，在没有成为第3高电阻状态的情况下，将模式设定再次设定为写入模式(高电阻化)(步骤S407)。然后，判定是否能够设定其他写入条件(步骤 S408)，若能够设定其他写入条件则设定为其他写入条件(步骤S409)，并再次对故障存储单元进行高电阻化写入动作(步骤S402)。所谓其他写入条件，例如是将写入电压值、写入电流值、写入脉冲时间、写入驱动器的驱动能力等改变。
并且，在步骤S408中，若不能设定其他写入条件，则依次选择连接在与对象的故障存储单元相同的位线或字线上的、与故障存储单元不同的其它存储单元，进行高电阻化写入动作(步骤S410)。所谓其它存储单元，可以是与上述的故障存储单元不同的故障存储单元，也可以是正常的存储单元。此时，向进行高电阻化写入动作的存储单元施加例如比上述第I高电阻化写入电压Vwhl高的第2高电阻化写入电压(第2高电阻化脉冲)Vwh2作为写入电压，以使得成为电阻值比第I高电阻状态高的第2高电阻状态。并且，更为理想的是， 以使第2高电阻状态的电阻值成为例如第I高电阻状态的电阻值的10倍以上的方式，设定第2高电阻化写入电压Vwh2。
然后，设定为故障检测模式(步骤S411)，通过读取电路206的读出放大器300判定连接在与对象的故障存储单元相同的位线或字线上的、与故障存储单元不同的其它存储单元是否全部成为高电阻状态(步骤S412)。在连接在与对象的故障存储单元相同的位线或字线上的、与故障存储单元不同的其它存储单元全部成为高电阻状态的情况下，将对象的故障存储单元的地址存储在故障地址存储电路213中(步骤S406)并结束。在连接在与对象的故障存储单元相同的位线或字线上的、与故障存储单元不同的其它存储单元没有全部成为高电阻状态的情况下，判断为对象的故障存储单元的高电阻化失败(步骤S413)并结束。 该情况下，由于无法救济而将存储单元阵列202作为故障电路进行处理。
图21为表示在本实施 方式的选择位线上施加的电压和在选择位线中流动的电流的电压电流特性的一例的图。在图5的电阻变化型非易失性存储装置200中，存储单元阵列202的全部的存储单元100例如表示出图4所示的特性(I)那样的正常特性、并且全部的存储单元100的电阻变化元件102处于第I低电阻状态的情况下，如图21所示横轴为在选择位线上施加的电压V [V]、纵轴为在选择位线中流动的电流I [μΑ]时，则表示出图21 的虚线的特性(10)那样的特性。同样地，存储单元阵列202的全部的存储单元100例如表示出图4所示的特性(I)那样的正常特性、并且全部的存储单元100的电阻变化元件102处于第I高电阻状态的情况下，表示出图21的粗实线的特性(11)那样的特性。
另一方面，在将图5的电阻变化型非易失性存储装置200的存储单元阵列202中的选择存储单元100设置为第I高电阻状态、非选择存储单元之一例如如图9所示的存储单元Μ23那样电流控制元件D23发生短路故障、并且故障的存储单元Μ23的电阻变化元件R23是比第I低电阻状态的电阻值低的第2低电阻状态的电阻值的情况下，若将连接在与故障的存储单元M23相同的位线上的、与故障的存储单元M23不同的其它存储单元M13、 M33、…全部设置为第I低电阻状态，则表示出图21的白三角的特性(20)的特性。
即，使选择存储单元100为第I高电阻状态并使连接在与故障的存储单元M23相同的位线上的、与故障的存储单元M23不同的其它存储单元M13、M33、…全部为第I低电阻状态时的特性(20)，表示出选择存储单元100是比第I低电阻状态的特性(10)高的电阻值的特性。因此，通过将连接在与故障的存储单元M23相同的位线上的、与故障的存储单元 M23不同的其它存储单元M13、M33、…全部设置为比第I低电阻状态的电阻值高的第3电阻状态的电阻值，能够与非选择存储单元阵列中的存储单元的故障有无无关地，判定选择存储单元的状态。
并且，更理想的是，将连接在与故障的存储单元M23相同的位线上的、与故障的存储单元M23不同的其它存储单元M13、M33、…全部设置为电阻值比第I高电阻状态高的电阻状态。例如，若将连接在与故障的存储单元M23相同的位线上的、与故障的存储单元M23 不同的其它存储单元M13、M33、…全部设置为电阻值比第I高电阻状态的电阻值高10倍的第2高电阻状态，则表示出图21的白方块的特性(21)那样的特性，表示出比特性(20)更高电阻的(电流少的)特性。因此，能够与非选择存储单元阵列中的存储单元故障的有无无关地，更好地判定选择存储单元的状态。
(第4实施方式)
接着对第4实施方式进行说明。
图22A表示对图5的第I实施方式的电阻变化型非易失性存储装置200的结构图配置了在主存储单元600的各列上分别具有相同个数的存储单元100的冗余存储单元阵列 620而得到的电阻变化型非易失性存储装置900的一例。作为一例，在图22A的冗余存储单元阵列620中，在主存储单元阵列600的各列上各配置一个存储单元100，构成一行的冗余存储单元阵列620。并且，图22A的冗余存储单元阵列620配置在主存储单元阵列600的上端部，但是也可以配置在主存储单元阵列600中。
在以下的说明中，对于与图5相同的结构的部位省略说明。
在图22A中，本实施方式的电阻变化型非易失性存储装置900在基板上具备存储器主体部201。存储器主体部201具备存储单元阵列202，存储单元阵列202具备主存储单元阵列600和冗余存储单元阵列620，主存储单元阵列600将图2所示的多个存储单元100 在行方向和列方向上按矩 阵状配置，冗余存储单元阵列620配置有多个同样如图2所示的多个存储单元100。并且，具备相互交叉地排列的多个字线WL1、WL2、WL3、…和多个位线 BLU BL2、BL3、…，还具备与字线WL1、WL2、WL3、…平行配置的至少I个以上的冗余字线 WLRl、…。
如图22A所示，多个字线WL1、WL2、WL3、…在与基板的主面平行的同一平面内(第 I平面内)相互平行地配置。同样地，多个位线BL1、BL2、BL3、…在与第I平面平行的同一平面内(与第I平面平行的第2平面内)相互平行地配置，冗余字线WLR1、…在第2平面内与字线WL1、WL2、WL3、…平行配置。
并且，上述第I平面和第2平面平行地配置，多个字线WL1、WL2、WL3、…与多个位线BL1、BL2、BL3、…立体交叉地配置，多个位线BL1、BL2、BL3、…与冗余字线WLR1、…也立体交叉地配置。
在主存储单元阵列600内，在字线WL1、WL2、WL3、…与位线BL1、BL2、BL3、…的立体交叉的位置上，配置存储单元M11、M12、M13、M21、M22、M23、M31、M32、M33、...(以下表述为“存储单元M11、M12、M13、…”)，在冗余存储单元阵列620内，在位线BL1、BL2、BL3、... 与冗余字线WLRl、…的立体交叉的位置上，配置冗余存储单元丽1、丽2、丽3、…。
存储单元M11、M12、M13、…由电流控制元件 D11、D12、D13、D21、D22、D23、D31、D32、 D33、...(以下表述为“电流控制元件D11、D12、D13、···”)以及与电流控制元件Dll、D12、 D13、…串联连接的电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(以下表述为“电阻变化元件Rll、R12、R13、…”)构成。同样地，冗余存储单元丽1、丽2、丽3、… 由电流控制元件DW1、DW2、DW3、…以及与电流控制元件DW1、DW2、DW3、…串联连接的电阻变化元件RWl、RW2、RW3、…构成。
S卩，如图22A所示，主存储单元阵列600内的电阻变化元件R11、R21、R31、…的一个端子与电流控制元件D11、D21、D31、…连接，另一个端子与位线BLl连接，电阻变化元件 R12、R22、R32、…的一个端子与电流控制元件D12、D22、D32、…连接，另一个端子与位线 BL2连接，电阻变化元件R13、R23、R33、…的一个端子与电流控制元件D13、D23、D33、... 连接，另一个端子与位线BL3连接。并且，电流控制元件D11、D12、D13、…的一个端子与电阻变化元件R11、R12、R13、…连接，另一个端子与字线WLl连接，电流控制元件D21、D22、 D23、…的一个端子与电阻变化元件R21、R22、R23、…连接，另一个端子与字线WL2连接， 电流控制元件D31、D32、D33、…的一个端子与电阻变化元件R31、R32、R33、…连接，另一个端子与字线WL3连接。
同样地，冗余存储单元阵列620内的电阻变化元件RWl、Rff2, Rff3,…的一个端子与电流控制元件DWl、DW2、DW3连接，另一个端子与冗余字线WLRl、…连接。并且，电流控制元件DWl、Dff2, Dff3,…的一个端子与电阻变化元件RWl、Rff2, Rff3,…连接，另一个端子与位线BL1、BL2、BL3、…连接。
并且，在本实施方式中，在位线侧连接电阻变化元件，在字线侧连接电流控制元件，但是也可以在位线侧连接电流控制元件，在字线侧连接电阻变化元件。并且，在本实施方式中，冗余存储单元阵列620的冗余字线WLRl、…至少有I个即可，也可以搭载多个。
字线选择电路203接受从地址信号输入电路208输出的行地址信息、和来自地址比较电路214的地址一致判定信号，根据该行地址信息和地址一致判定信号，向多个字线 WL1、WL2、WL3、…以及冗余字线WLR1、…中的被选择的字线施加从写入电路205供给的电压。并且，向没有被选择的字线施加规定的非选择行施加电压(Vss Vwl或Vss Vwh)或者设置为高阻抗(H1- Z)状态。
并且，同样地，位线选择电路204接受从地址信号输入电路208输出的列地址信息、和来自地址比较电路214的地址一致判定信号，根据该 列地址信息和地址一致判定信号，向多个位线BL1、BL2、BL3、…中的被选择的位线施加从写入电路205供给的电压或从读取电路206供给的电压，并且向没有被选择的位线施加规定的非选择列施加电压(Vss以上Vwl以下的电压或Vss以上Vwh以下的电压或Vss以上Vbl以下的电压)、或者设置为高阻抗(H1- Z)状态。
并且，字线选择电路203及位线选择电路204与本发明的存储器选择电路相当。
故障地址存储电路213，在读取电路206的动作模式为单元特性判定模式时，当判 定为故障时，将从地址信号输入电路208输入的行地址信息作为故障地址进行存储。具体 而言，与以位线为单位存储故障地址的情况同样地，故障地址存储电路213具有地址变换 表(未图示)，将具有故障存储单元的故障字线与具有置换目标的冗余存储单元的冗余字线 对应地存储。
并且，地址比较电路214对从地址信号输入电路208输入的行地址信息和由故障 地址存储电路213存储的故障地址进行比较，将一致或不一致的地址一致判定信号向字线 选择电路203输出。在从地址信号输入电路208输入的行地址信息和由故障地址存储电路 213存储的故障字线的地址一致的情况下，在救济模式下，根据在故障地址存储电路213中 存储的地址变换表，将故障字线置换为置换目标的冗余字线并进行记录的写入及读取。
并且，冗余存储单元阵列620的配置如图22A所示，不限于行方向。如已经在第I 实施方式中叙述的那样，也可以考虑如图5那样在列方向上配置的结构，也可以有其它的 配置。图22B、图22C以及图22D是表示主存储单元阵列以及冗余存储单元阵列的其它配置 例的图。在图22B、图22C以及图22D中，斜线所示部分表示存储单元阵列中的冗余存储单 元阵列的位置。
如图22B所示，也可以是如下存储单元阵列232，即相对于主存储单元阵列600， 在列方向和行方向的双方或某一方上具备冗余存储单元阵列630、640。
并且，如图22C所示，也可以是如下存储单元阵列242，即将主存储单元阵列分割 为多个主存储单元阵列650a、650b、650c、650d，相对于这些分割后的多个主存储单元阵列 650,在各自的列方向和行方向的双方或某一方上具备冗余存储单兀阵列660a、660b、660c、 660d、670a、670b、670c、670d。
并且，如图22D所示，也可以是如下存储单元阵列252，即将主存储单元阵列分割 为多个主存储单元阵列680a、680b、680c、680d，相对于这些分割后的多个主存储单元阵列 680，在各自的列方向和行方向的双方或某一方上具备冗余存储单元阵列690a、690b、700a、 700b ο
(第5实施方式)
接着，对本发明第5实施方式的电阻变化型非易失性存储装置进行说明。
图23A 图23C是表示本实施方式的非易失性存储装置的读取电路206的位线控 制电压发生电路500的电路图。
图23A所示的位线控制电压发生电路501是将图6B的位线控制电压发生电路500 的参考电阻变化元件RElO变更为固定电阻元件RR21的例子。固定电阻元件RR21的电阻 值设定为，参考电阻变化元件RElO从低电阻状态到高电阻状态的电阻值的某一个。在本实 施方式中，固定电阻元件仅记载了 I个，但是也可以具有多个而通过开关分别独立地切换。
通过将参考电阻变化元件RElO变更为固定电阻元件RR21，不需要事先设定参考 电阻变化元件RElO的电阻值，因此在位线控制电压发生电路501中，能够容易地生成向 OUTl及0UT2输出的读取钳位电压Vcr及单元特性判定钳位电压Vet。并且，通过使用电 阻值的偏差小的固定电阻元件RR21，能够降低读取钳位电压Vcr及单元特性判定钳位电压 Vct的偏差，更高精度地检测存储单元的状态。
图23B所示的位线控制电压发生电路502是将图6B的位线控制电压发生电路500的参考电阻变化元件RElO变更为固定电阻元件RR22、并将位线控制电压发生电路500的参 考电流控制元件RDll变更为固定电阻元件RR12而得到的例子。固定电阻元件RR22的电 阻值设定为，参考电阻变化元件RElO从低电阻状态到高电阻状态的电阻值的某一个，固定 电阻元件RR12的电阻值设定为，将与参考电流控制元件RDlI的阈值电压VF相当的电压施 加到固定电阻元件RR12的两端那样的电阻值。通过使用电阻值的偏差小的固定电阻元件 RR22，能够降低读取钳位电压Vcr及单元特性判定钳位电压Vct的偏差，更高精度地检测存 储单元的状态。
图23C所示的位线控制电压发生电路503是将图6B的位线控制电压发生电路500 的参考电阻变化元件RElO和NMOS晶体管NlO变更为固定电阻元件RR23、并将位线控制电 压发生电路500的参考电流控制元件RDlO采用固定电阻元件RR13而得到的例子。设定固 定电阻元件RR23的电阻值，以使得与NMOS晶体管的阈值电压Vtn和向参考电阻变化元件 RElO施加的电压相当的电压被施加到固定电阻元件RR23。并且，固定电阻元件RR13的电 阻值设定为，将与参考电流控制元件RDll的阈值电压VF相当的电压施加到固定电阻元件 RR13的两端那样的电阻值。通过使用电阻值的偏差小的固定电阻元件RR13，能够降低读取 钳位电压Vcr及单元特性判定钳位电压Vct的偏差，更高精度地检测存储单元的状态。
以上的图23A 图23C所示的位线控制电压发生电路的电路结构可以都是向输出 端子OUTI输出超过电流控制元件的阈值电压的电压、向输出端子0UT2输出存储单元的电 流控制元件的阈值电压以下的电压。并且，参考固定电阻元件也可以是电阻变化元件。
(第6实施方式)
接着，对本发明第6实施方式的电阻变化型非易失性存储装置进行说明。
图24为表示本实施方式的读取电路206的结构的一例的电路图。在以下的图的 说明中，对于和前面的图相同的构成要素使用相同符号而省略说明。
图24所示的读取电路206由读出放大器301、位线控制电压切换电路400、位线控 制电压发生电路504构成。
读出放大器301由比较电路310、电流镜电路321、位线电压控制晶体管NI构成。 电流镜电路321由PMOS晶体管PU PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、恒流 电路330构成。电流镜电路321的PMOS晶体管PU PMOS晶体管P2、PMOS晶体管P3、PMOS 晶体管P4各自的源极端子与电源连接，各自的栅极端子相互连接，并且，PMOS晶体管Pl的 漏极端子与恒流电路330的一个端子连接。恒流电路330的另一个端子接地。PMOS晶体 管P2的漏极端子与比较电路310的一个输入端子(例如+端子)和位线电压控制晶体管NI 的漏极端子连接。PMOS晶体管P3的漏极端子和PMOS晶体管P4的漏极端子分别与位线控 制电压发生电路504连接。位线电压控制晶体管NI的栅极端子与位线控制电压切换电路 400的输出端子连接，位线电压控制晶体管NI的源极端子经由读取电路206的端子BLIN， 与位线选择电路204连接。比较电路310的另一个端子(例如一端子)与读取电路206的端 子SAREF连接，比较电路310的输出端子经由读取电路206的输出端子SA0UT，与数据信号 输入输出电路207连接，向外部输出数据。
这里，通过由PMOS晶体管Pl和PMOS晶体管P2各自的尺寸比决定的磁镜比M2 (=P2/P1)，来放大(或衰减)在恒流电路330中流动的基准电流Iref，决定PMOS晶体管P2 的负载电流Ild2(=Iref X磁镜比M2)。并且，通过由PMOS晶体管Pl和PMOS晶体管P3各自的尺寸比决定的磁镜比M3 (=P3/P1)，来放大(或衰减)在恒流电路330中流动的基准电流Iref，决定PMOS晶体管P3的负载电流Ild3(=IrefX磁镜比M3)。同样地，通过由PMOS 晶体管Pl和PMOS晶体管P4各自的尺寸比决定的磁镜比M4 (=P4/P1 )，来放大(或衰减)在恒流电路330中流动的基准电流Iref，决定PMOS晶体管P4的负载电流Ild4 (=IrefX磁镜比M4)。通过使PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4为相同尺寸，能够将负载电流设定为相同电流值(Ild2=Ild3=Ild4)。
向位线电压控制晶体管NI的栅极端子施加的电压由位线控制电压发生电路504 生成。位线控制电压发生电路504由发生读取钳位电压Vcr的读取钳位电压发生电路510 和发生单元特性判定钳位电压Vct的单元特性判定钳位电压发生电路520构成。
读取钳位电压发生电路510由NMOS晶体管N14和参考存储单元RM14构成。参考存储单元RM14通过将参考电阻变化元件RE14与参考电流控制元件RD14串联连接而构成。 这里，NMOS晶体管N14的漏极端子和栅极端子与电流镜电路321的PMOS晶体管P3的漏极端子连接，并且与位线控制电压发生电路504的输出端子OUTl连接，将读取钳位电压Vcr 从输出端子OUTl输出。NMOS晶体管N14的源极端子与参考存储单元RM14的参考电阻变化元件RE14的一个端子连接,参考电阻变化元件RE14的另一个端子与参考电流控制元件 RD14的一个端子连接，参考电流控制元件RD14的另一个端子接地。
并且，单元特性判定钳位电压发生电路520由NMOS晶体管N24和参考固定电阻元件RR24构成。NMOS晶体管N24的漏极端子和栅极端子与电流镜电路321的PMOS晶体管 P4的漏极端子连接，并且与位线控制电压发生电路504的输出端子0UT2连接，将单元特性判定钳位电压Vct从输出端子0UT2输出。NMOS晶体管N24的源极端子与参考固定电阻元件RR24的一个端子连接，参考固定电阻元件RR24的另一个端子接地。
这里，参考存储单元RM14的参考电流控制元件RD14以及参考电阻变化元件RE14 由与存储单元阵列202所含的电流控制元件Dll、D12、D13、…及电阻变化元件Rll、R12、 R13、…相同的元件构成。并且，参考固定电阻元件RR24设定为存储单元阵列202所含的电阻变化元件R11、R12、R13、…的低电阻状态或高电阻状态的电阻值。并且，参考固定电阻元件RR24也可以是电阻变化元件。这里虽然没有明确记载，但参考电阻变化元件RE14 可以与存储单元阵列202所含的电阻变化元件同样地设定为高电阻状态或低电阻状态。优选的是，参考电阻变化元件RElO以及参考固定电阻元件RR24的电阻值设定为存储单元阵列202的平均的高电阻状态的电阻值，以便至少检测出低电阻状态的存储单元。
通过以上结构，由于参考存储单元RM14能够由与存储单元阵列202所含的存储单元Mil、M12、M13、…相同的结构来实现，因此能够更高精度地检测存储单元的状态，此外， 通过使用电阻值的偏差小的固定电阻元件RR24，能够降低读取钳位电压Vcr以及单 元特性判定钳位电压Vct的偏差，更高精度地检测存储单元的状态。
(第7实施方式)
接着，对本发明第7实施方式的电阻变化型非易失性存储装置进行说明。
图25为表示本实施方式的读取电路206的结构的一例的电路图，是至少包含两个图24的单元特性判定钳位电压发生电路520的结构。并且，在本实施方式中，对由两个单元特性判定钳位电压发生电路构成的情况进行说明，但是也可以由三个以上的单元特性判定钳位电压发生电路构成。
图25所示的读取电路206由读出放大器302、位线电压切换电路401、位线控制电 压发生电路505构成。
读出放大器302由比较电路310、电流镜电路322、位线电压控制晶体管NI构成。 电流镜电路322由PMOS晶体管PU PMOS晶体管P2、PMOS晶体管P3、PMOS晶体管P4、PMOS 晶体管P5、恒流电路330构成。电流镜电路322的PMOS晶体管PU PMOS晶体管P2、PMOS 晶体管P3、PMOS晶体管P4、PMOS晶体管P5各自的源极端子与电源连接，各自的栅极端子 相互连接并与PMOS晶体管Pl的漏极端子和恒流电路330的一个端子连接。恒流电路330 的另一个端子接地。PMOS晶体管P2的漏极端子与比较电路310的一个输入端子(例如+ 端子)和位线电压控制晶体管NI的漏极端子连接。PMOS晶体管P3的漏极端子、PMOS晶体 管P4的漏极端子、PMOS晶体管P5的漏极端子分别与位线控制电压发生电路505连接。位 线电压控制晶体管NI的栅极端子与位线电压切换电路401的输出端子连接，位线电压控制 晶体管NI的源极端子经由读取电路206的端子BLIN，与位线选择电路204连接。比较电 路310的另一个端子(例如一端子)与读取电路206的端子SAREF连接，比较电路310的输 出端子经由读取电路206的输出端子SA0UT，与数据信号输入输出电路207连接，向外部输 出数据。
这里，通过由PMOS晶体管Pl和PMOS晶体管P2各自的尺寸比决定的磁镜比M2 (=P2/P1)，来放大(或衰减)在恒流电路330中流动的基准电流Iref，决定PMOS晶体管P2 的负载电流Ild2(=Iref X磁镜比M2)。并且，通过由PMOS晶体管Pl和PMOS晶体管P3各 自的尺寸比决定的磁镜比M3 (=P3/P1)，来放大(或衰减)在恒流电路330中流动的基准电 流Iref，决定PMOS晶体管P3的负载电流Ild3 (=IrefX磁镜比M3)。同样地，根据PMOS 晶体管P4、PM0S晶体管P5分别决定负载电流Ild4、Ild5。通过使PMOS晶体管P2、PM0S晶 体管P3、PMOS晶体管P4、PMOS晶体管P5为相同尺寸，能够将负载电流设定为相同电流值 (Hd2=Ild3=Ild4=Ild5)0
向位线电压控制晶体管NI的栅极端子施加的电压由位线控制电压发生电路505 生成。位线控制电压发生电路505由发生读取钳位电压Vcr的读取钳位电压发生电路510、 发生第I单元特性判定钳位电压Vctl的单元特性判定钳位电压发生电路521和发生第2 单元特性判定钳位电压Vct2的单元特性判定钳位电压发生电路522构成。
读取钳位电压发生电路510由NMOS晶体管N14和参考存储单元RM14构成。参考 存储单元RM14通过将参考电阻变化元件RE14与参考电流控制元件RD14串联连接而构成。 这里，NMOS晶体管N14的漏极端子和栅极端子与电流镜电路322的PMOS晶体管P3的漏极 端子连接，并且与位线控制电压发生电路505的输出端子OUTl连接，将读取钳位电压Vcr 从输出端子OUTl输出。NMOS晶体管N14的源极端子与参考存储单元RM14的参考电阻变 化元件RE14的一个端子连接,参考电阻变化元件RE14的另一个端子与参考电流控制元件 RD14的一个端子连接，参考电流控制元件RD14的另一个端子接地。
并且，单元特性判定钳位电压发生电路521由NMOS晶体管N25和参考固定电阻元 件RR25构成。NMOS晶体管N25的漏极端子和栅极端子与电流镜电路322的PMOS晶体管 P4的漏极端子连接，并且与位线控制电压发生电路505的输出端子0UT2连接，将第I单元 特性判定钳位电压Vctl从输出端子0UT2输出。NMOS晶体管N25的源极端子与参考固定电 阻元件RR25的一个端子连接，参考固定电阻元件RR25的另一个端子接地。
同样地，单元特性判定钳位电压发生电路522由NMOS晶体管N26和参考固定电阻元件RR26构成。NMOS晶体管N26的漏极端子和栅极端子与电流镜电路322的PMOS晶体管 P5的漏极端子连接，并且与位线控制电压发生电路505的输出端子0UT3连接，将第2单元特性判定钳位电压Vct2从输出端子0UT3输出。NMOS晶体管N26的源极端子与参考固定电阻元件RR26的一个端子连接，参考固定电阻元件RR26的另一个端子接地。
这里,参考存储单元RM14的参考电流控制元件RD14以及参考电阻变化元件RE14 由与存储单元阵列202所含的电流控制元件Dll、D12、D13、…及电阻变化元件Rll、R12、 R13、…相同的元件构成。并且，参考固定电阻元件RR25、RR26设定为存储单元阵列202所含的电阻变化元件Rll、R12、R13、…的低电阻状态或高电阻状态的电阻值。并且，参考固定电阻元件RR25、RR26也可以是电阻变化元件。这里虽然没有明确记载，但参考电阻变化元件RE14能够与存储单元阵列202所含的电阻变化元件同样地设定为高电阻状态或低电阻状态。优选的是，参考电阻变化元件RE14以及参考固定电阻元件RR25、RR26的电阻值设定为存储单元阵列202的平均的高电阻状态的电阻值，以便至少检测出低电阻状态的存储单元。
将向参考电阻变化元件RE14施加的电压设为Vre (与电阻变化元件Rll、R12、 R13、…大致相同的施加电压)，将NMOS晶体管N14、N25、N26的阈值电压设为Vtn (与NMOS 晶体管NI大致相同的阈值电压)，将参考电流控制元件RD14的阈值电压设为VF”(与电流控制元件Dll、D12、D13、…的阈值电压VF大致相同的阈值电压)，将向参考固定电阻元件 RR25、RR26施加的电压设为Vrel、Vre2，则从位线控制电压发生电路500的输出端子OUTl 输出的读取钳位电压Vcr、以及从输出端子0UT2输出的第I单元特性判定钳位电压Vctl、 从输出端子0UT3输出的第2单元特性判定钳位电压Vct2分别由(式10)、(式11)、(式12) 表不。
Vcr = Vre + Vtn + VF” (式 10)
Vctl=Vrl + Vtn(式 11)
Vct2=Vr2 + Vtn(式 12)
NMOS晶体管N14、N25、N26以与读出放大器302的位线电压控制晶体管NI相同的晶体管尺寸构成，读出放大器302的PMOS晶体管P3、P4、P5以与PMOS晶体管P2相同的晶体管尺寸构成，但是也可以是，保持位线电压控制晶体管NI和PMOS晶体管P2的尺寸比并以缩小NMOS晶体管N14和PMOS晶体管P3的尺寸来构成。也可以是，同样地保持位线电压控制晶体管NI和PMOS晶体管P2的尺寸比以并缩小NMOS晶体管N25和PMOS晶体管P4、 NMOS晶体管N26和PMOS晶体管P5的尺寸来构成。通过采用这种结构，近似地从输出端子 OUTl输出比读取电路206的端子BLIN的电压(即对存储单元进行读取动作时的位线电压) 高出位线电压控制晶体管NI的阈值电压Vtn的电压。并且，从输出端子0UT2输出比输出端子OUTl低出参考电流控制元件RD14的阈值电压VF ”的电压、和向参考电阻变化元件RE 14 施加的电压Vre和向参考固定电阻兀件RR25施加的电压Vrel的差电压(Vre — Vrel)的 合计电压。并且，从输出端子0UT3输出比输出端子OUTl低出参考电流控制元件RD14的阈值电压VF ”的电压、和向参考电阻变化元件RE 14施加的电压Vr e与向参考固定电阻元件RR26 施加的电压Vre2的差电压(Vre — Vre2)的合计电压。
另一方面，位线电压切换电路401由开关SW1、SW2、SW3构成。位线电压切换电路401的开关SWl的一个端子与位线控制电压发生电路505的输出端子OUTl连接，开关SW2 的一个端子与位线控制电压发生电路505的输出端子0UT2连接，开关SW3的一个端子与位线控制电压发生电路505的输出端子0UT3连接。开关SWl、开关SW2、开关SW2各自的另一个端子相互连接，并与读出放大器302的位线电压控制晶体管NI的栅极端子连接。在读出放大器302的通常读取模式时，位线电压切换电路401将SWl设为接通状态并将SW2、SW3 设为断开状态，从而将位线控制电压发生电路505的输出端子OUTl的读取钳位电压Vcr向晶体管NI的栅极端子输出。并且，在单元特性判定模式时，位线电压切换电路401将SWl设为断开状态并将SW2和SW3中的某一个设为接通状态、另一个设为断开状态，从而将位线控制电压发生电路505的输出端子0UT2的第I单元特性判定钳位电压Vctl或输出端子0UT3 的第2单元特性判定钳位电压Vct2向晶体管NI的栅极端子输出。即，在通常读取模式时， 位线电压切换电路401向读出放大器302的位线电压控制晶体管NI的栅极端子施加读取钳位电压Vcr，在单元特性判定模式时，位线电压切换电路401向读出放大器302的位线电压控制晶体管NI的栅极端子施加第I单元特性判定钳位电压Vctl或第2单元特性判定钳位电压Vct2。
通过以上结构，向位线施加的电压不会超过比在位线电压控制晶体管NI的栅极端子上施加的电压低出晶体管NI的阈值电压Vtn的电压，因此在通常读取模式时向位线施加的位线电压Vblr和在单元特性判定模式时向位线施加的位线电压Vbltl (Sffl :接通状态，SW2断开状态)、Vblt2 (Sffl :断开状态，SW2接通状态)能够分别由(式13)、(式14)、(式 15)表示。
Vblr 刍 Vre + VF” (式 I3)
Vbltl ^ Vrel(式 14)
Vblt2 ^ Vre2(式 1δ)
通过以上结构，在通常读取模式时，通过向位线施加超过电流控制元件的阈值电压VF的电压，从而存储单元阵列202所含的电流控制元件成为导通状态，能够检测存储单元状态。并且，在单元特性判定模式时，通过将电流控制元件的阈值电压VF以下的多个电压切换并施加到位线，从而能够检测具有各种偏差的电流控制元件的特性。
图26为采用了第7实施方式的非易失性存储装置的单元特性判定模式时的判定流程的一例。本判定流程以通过图25说明的电路图为例，使得能够设定第I和第2钳位电压来进行说明。
最初，设定单元特性判定模式(步骤S500)，则位线电压切换电路401的SWl成为断开状态。接着，为了设定第I单元特性判定钳位电压(步骤S501)，位线电压切换电路401 的SW2成为接通状态，SW3成为断开状态，从而选择位线控制电压发生电路505的输出端子 0UT2，向读出放大器302的位线电压控制晶体管NI的栅极端子施加第I单元特性判定钳位电压Vctl。接着，通过利用 字线选择电路203选择出的字线和利用位线选择电路204选择出的位线，选择存储单元阵列202的至少I个存储单元(步骤S502)，对该选择出的存储单元进行上述的单元特性判定动作(单元特性的读取动作)(步骤S503)。然后，判定读出放大器 302的输出电压(步骤S504)，若为L电位则判定为是存储单元的电流控制元件损坏的单元 (步骤S505)，若为H电位则判定为是正常单元或是没有检测出电流控制元件的损坏的单元 (步骤S506)。并且，若进行了全部的单元特性判定钳位电压的检测(步骤S507的“是”)，则在判定了全部存储单元区域(步骤S509)之后，结束单元特性判定模式，若没有进行全部的单元特性判定钳位电压的检测(步骤S507中的“否”)，则切换为下一单元特性判定钳位电压(第2单元特性判定钳位电压以后)(步骤S508)，重复读取动作(步骤S503)以后的流程。
S卩，在图26的单元特性判定模式时的判定流程中，能够通过多个单元特性判定动作电压来依次检测存储单元的状态，因此能够评价存储单元的电流控制元件的阈值电压的偏差等。
在图26的单元特性判定模式时，优选的是，单元特性判定钳位电压从低的单元特性判定钳位电压起开始评价，接着设定为更高的单元特性判定钳位电压。这是由于，在最初设定了高的单元特性判定钳位电压的情况下，若存储单元的电流控制元件损坏，则该设定的高的单元特性判定钳位电压被施加到存储单元的电阻变化元件，存在当超过电阻变化元件的写入电压时电阻变化元件的状态变化的情况。特别是，当电阻变化元件向高电阻状态变化时，还会如图9的不同模式下的真值表所说明的那样，发生检测不到存储单元的损坏状态的情况。并且，在单元特性判定模式时施加的电压的施加极性优选为，按照存储单元向低电阻状态变化的极性进行施加。
(第8实施方式)
接着，对本发明第8实施方式的电阻变化型非易失性存储装置进行说明。
图27为表示本实施方式的读取电路206的结构的一例的电路图，如图27所示，示出了位线控制电压发生电路506使用了至少两个以上电压源的结构的一例。并且，在本实施方式中，对由两个电压源构成的情况进行说明，但是也可以由三个以上电压源构成并通过位线控制电压切换电路400的开关进行切换。
图27所示的读取电路206由读出放大器303、位线控制电压切换电路400和位线控制电压发生电路506构成。
位线控制电压发生电路506由电压源VPPl、VPP2构成。电压源VPPl从位线控制电压发生电路506的输出端子OUTl输出读取钳位电压Vcr，电压源VPP2从位线控制电压发生电路506的输出端子0UT2输出单元特性判定钳位电压Vet。并且，电压源VPP1、VPP2也可以组装入非易失性存储装置，也可以从外部电源供给。
读出放大器303由比较电路310、电流镜电路323和位线电压控制晶体管NI构成。 电流镜电路323由PMOS晶体管PUPMOS晶体管P2和恒流电路330构成。电流镜电路323 的PMOS晶体管PU PMOS晶体管P2各自的源极端子与电源连接，各自的栅极端子相互连接并与PMOS晶 体管Pl的漏极端子和恒流电路330的一个端子连接。恒流电路330的另一个端子接地。PMOS晶体管P2的漏极端子与比较电路310的一个输入端子(例如+端子)和位线电压控制晶体管NI的漏极端子连接。位线电压控制晶体管NI的栅极端子与位线控制电压切换电路400的输出端子连接，位线电压控制晶体管NI的源极端子经由读取电路206的端子BLIN，与位线选择电路204连接。比较电路310的另一个端子(例如一端子)与读取电路206的端子SAREF连接，比较电路310的输出端子经由读取电路206的输出端子SA0UT， 与数据信号输入输出电路207连接，向外部输出数据。
向位线电压控制晶体管NI的栅极端子施加的电压被从电压源VPPl或电压源VPP2 供给。电压源VPPl发生(式I)所示的读取钳位电压Vcr，电压源VPP2发生(式2)所示的单元特性判定钳位电压Vet。
位线控制电压切换电路400由开关SWl和SW2构成。位线控制电压切换电路400 的开关SWl的一个端子与电压源VPPl连接，开关SW2的一个端子与电压源VPP2连接。开 关SWl和开关SW2各自的另一个端子相互连接，并与读出放大器303的位线电压控制晶体 管NI的栅极端子连接。位线控制电压切换电路400在读出放大器303的通常读取模式时 将SWl设为接通状态并将SW2设为断开状态，从而将电压源VPPl的读取钳位电压Vcr向晶 体管NI的栅极端子输出。并且，在单元特性判定模式时，将SWl设为断开状态并将SW2设 为接通状态，从而将电压源VPP2的单元特性判定钳位电压Vct向位线电压控制晶体管NI 的栅极端子输出。即，在通常读取模式时，位线控制电压切换电路400向读出放大器303的 位线电压控制晶体管NI的栅极端子施加读取钳位电压Vcr，在单元特性判定模式时，位线 控制电压切换电路400向读出放大器303的位线电压控制晶体管NI的栅极端子施加单元 特性判定钳位电压Vet。
通过以上结构，向位线施加的电压不会超过比向位线电压控制晶体管NI的栅极 端子施加的电压低出晶体管NI的阈值电压Vtn的电压，因此在通常读取模式时向位线施加 的位线电压Vblr和在单元特性判定模式时向位线施加的位线电压Vblt能够分别通过(式 3)、(式4)表示，通过使用稳定的电压源能够更高精度地检测存储单元的状态。
(第9实施方式)
接着，对本发明第9实施方式的电阻变化型非易失性存储装置进行说明。
图28为表示本实施方式的读取电路206的结构的一例的电路图。
图28所示的读取电路206由读出放大器304、位线控制电压切换电路400和位线 控制电压发生电路507构成。
位线控制电压发生电路507由电压源VPP和参考电流控制元件RD15构成。电压 源VPP从位线控制电压发生电路507的输出端子OUTl输出读取钳位电压Vcr。电压源VPP 与参考电流控制元件RD15的一个端子连接。参考电流控制元件RD15的另一个端子与位线 控制电压发生电路507的输出端子0UT2连接，参考电流控制元件RD15输出单元特性判定 钳位电压Vet。并且，电压源VPP也可以组装入非易失性存储装置，也可以从外部电源供给。
读出放大器304由比较电路310、电流镜电路323、NMOS晶体管(位线电压控制晶体 管)N1、NMOS晶体管(位线预充电晶体管)NlO和位线电压检测电路680构成。电流镜电路 323由PMOS晶体管PU PMOS晶体管P2和恒流电路330构成。电流镜电路323的PMOS晶 体管PU PMOS晶体管P2各自的源极端子与电源连接，各自的栅极端子相互连接并与PMOS 晶体管Pl的漏极端子和恒流电路330的一个端子连接。恒流电路330的另一个端子接地。 PMOS晶体管P2的漏极端子与比较电路310的一个输入端子(例如+端子)和位线电压控制 晶体管NI的漏极端子连接。位线电压控制晶体管NI的栅极端子与位线预充电晶体管Nll 的栅极端子连接，并与位线电压检测电路680的输出端子BDOUT连接。位线电压控制晶体 管NI的源极端子经由读取电路206的端子BLIN，与位线选择电路204连接，并与位线预充 电晶体管NlO的源极端子和位线电压检测电路680的输入端子BDIN连接。位线预充电晶 体管NlO的漏极端子与电源电压连接。并且，比较电路310的另一个端子(例如一端子)与 读取电路206的端子SAREF连接，比较电路310的输出端子经由读取电路206的输出端子 SAOUT,与数据信号输入输出电路207连接，向外部输出数据。
位线电压检测电路680是由PMOS晶体管PlO和NMOS晶体管N13构成的变换器(inverter)元件。PMOS晶体管PlO的源极端子经由位线电压检测电路680的端子VDDBD， 与位线控制电压切换电路400连接。PMOS晶体管PlO的栅极端子接地。PMOS晶体管PlO 的漏极端子与位线电压检测电路680的输出端子BDOUT连接，并与NMOS晶体管N13的漏极 端子连接。NMOS晶体管N13的栅极端子与位线电压检测电路680的输入端子BDIN连接， NMOS晶体管N13的源极端子接地。
位线控制电压切换电路400由开关SWl和SW2构成。位线控制电压切换电路400 的开关SWl的一个端子与位线控制电压发生电路507的输出端子OUTl连接，开关SW2的一 个端子与位线控制电压发生电路507的输出端子0UT2连接。开关SWl和开关SW2各自的 另一个端子相互连接，并与读出放大器304的位线电压检测电路680的端子VDDBD连接。
位线控制电压发生电路507由电压源VPP和参考电流控制元件RD15构成。电压 源VPP发生(式I)所示的读取钳位电压Vcr，经由位线控制电压发生电路507的输出端子 OUTl输出读取钳位电压Vcr。参考电流控制元件RD15的一个端子与电压源VPP连接，另一 个端子与位线控制电压发生电路507的输出端子0UT2连接，发生(式2)所示的单元特性判 定钳位电压Vet。从位线控制电压发生电路507的输出端子0UT2输出的单元特性判定钳位 电压Vct，成为与从输出端子OUTl输出的读取钳位电压Vcr相比下降了参考电流控制元件 RD15的阈值电压VF”’的电压。
位线控制电压切换电路400，在读出放大器304的通常读取模式时，将SWl设为接 通状态并将SW2设为断开状态，从而将读取钳位电压Vcr向位线电压检测电路680的端子 VDDBD输出。并且，在单元特性判定模式时，将SWl设为断开状态并将SW2设为接通状态，从 而将单元特性判定钳位电压Vct向位线电压检测电路680的端子VDDBD输出。
另一方面，位线电压检测电路680经由读出放大器304的端子BLIN，利用输入端子 BDIN检测位线的电位。在位线的电位为位线电压检测电路680的阈值电压以下的情况下， NMOS晶体管N13成为截止状态，从端子VDDBD供给的电压经由输出端子BD0UT，向位线电压 控制晶体管NI的栅极端子和位线预充电晶体管NlO的栅极端子施加，从而位线的电位被预 充电成从向位线电压控制晶体管NI的栅极端子施加的电压下降了位线电压控制晶体管NI 的阈值电压Vtn的电压。若位线的电位超过位线电压检测电路680的阈值电压，则NMOS晶 体管NI3成为导通状态，位线电压检测电路680的输出端子BDOUT的电压降低，从而位线电 压控制晶体管NI以及位线预充电晶体管NlO成为截止状态。即，位线的电位为位线电压检 测电路680的阈值电压以下时，能够通过位线预充电晶体管NlO将位线高速地预充电为规 定的电位。
通过以上结构，向位线施加的电压通过位线预充电晶体管NlO被预充电为规定的 电位，因此能够高速地检测存储单元的状态。
并且，在上述实施方式中，作为在存储单元中设置的电流控制元件而使用了双向 的二极管，但是不限于上述例子，电流控制元件也可以是单向二极管。在使用单向二极管作 为电流控制元件的情况下，在用于检测故障存储单元的故障检测步骤中，若存储单元正常， 则反向流过电流时不在存储单元中流动电流，在包含具有短路故障的存储单元的情况下， 在故障存储单元中流过电流。因此，也可以根据反向流过电流的情况而将存储单元视为故 障。通过这种结构，能够检测故障存储单元。此时，若对位线或字线设置电流的故障检测电 路，则能够以位线或字线为单位检测具有故障存储单元的位线或字线。并且，在对位线和字线都设置了电流的故障检测电路的情况下，能够检测在所选择的位线和字线之间连接的故障存储单元。
并且，本发明不限于上述实施方式，也可以在不脱离本发明主旨的范围内进行各种改良、变形。
例如，在存储单元中，也可以颠倒电流控制元件与电阻变化元件的上下连接关系进行连接，也可以颠倒第I电阻变化层与第2电阻变化层的上下连接关系，也可以颠倒下部电极与上部电极的上下连接关系。
并且，在上述实施方式中，将非选择位线BLl、BL3以及非选择字线WLl、WL3设为高阻抗状态，但是不限于此，也可以设定为在选择位线BL2和选择字线WL2间施加的电压以下的电压值。
并且，上述实施方式中的上部电极、下部电极、第I电阻变化层、第2电阻变化层的材料为一例，也可以使用其它材料。例如，说明了电阻变化元件的金属氧化物层由钽氧化物的层叠结构构成，但是本发明的上述作用效果不是限于金属氧化物层为钽氧化物的情况而发现的，电阻变化元件只要是可逆地转变为至少两个以上电阻值的元件，也可以是其它结构或材料。
并且，上述实施方式的电流控制元件对双向型的电流控制元件进行了记载，但是也可以使用单向二极管。并且，上述实施方式的电流控制元件也可以是PN二极管或肖特基二极管、齐纳二极管。
工业实用性
如以上说明，本发明的交叉点结构的电阻变化型非易失性存储装置，对使用了具有双向特性的电流控制元件的存储单元的故障存储单元的地址进行检测，进行该故障存储单元的救济，从而用于实现可靠性高的存储器。
符号说明
10,100I 存储单元
20,101电流控制元件
21电流控制元件的下部电极(第I电极)
22电流控制元件的半导体层
23电流控制元件的上部电极(第2电极)
30,102: 电阻变化元件
31电阻变化元件的下部电极(第3电极)
32电阻变化元件的第I电阻变化层
33电阻变化元件的第2电阻变化层
34电阻变化元件的上部电极(第4电极)
35电阻变化元件的电阻变化层
50下部布线
51上部布线`
200电阻变化型非易失性存储装置
201存储器主体部
202、232、242、252 存储单元阵列
203字线选择电路(存储单元选择电路)
204位线选择电路(存储单元选择电路)
205与入电路
206读取电路
207数据信号输入输出电路
208地址信号输入电路
209控制电路
210写入用电源
211低电阻化用电源
212高电阻化用电源
213故障地址存储电路
214地址比较电路
300读出放大器
310比较电路(检测电路)
320电流镜电路
330恒流电路
400位线控制电压切换电路
500位线控制电压发生电路
600、601 主存储单元阵列
602非选择存储单元阵列
610、620、630、640 冗余存储单元阵列
650a、650b、650c、650d 主存储单元阵列
660a、660b、660c、660d 冗余存储单 元阵列
670a、670b、670c、670d 冗余存储单元阵列
680位线电压检测电路(电压检测电路)
680a、680b、680c、680d 主存储单元阵列
690a、690b、700a、700b 冗余存储单元阵列
700HR写入电路
710第IHR写入电路
720第2HR写入电路
800LR与入电路
BL1、BL2、BL3 位线
BLRl冗余位线
D11、D12、D13 电流控制元件
D21、D22、D23 电流控制元件
D31、D32、D33 电流控制元件
M11、M12、M13 存储单元
M21、M22、M23 存储单元
M31、M32、M33 存储单元
R11、R12、R13电阻变化元件
R21、R22、R23电阻变化元件
R31、R32、R33电阻变化元件
WL1、WL2、WL3字线
WL Rl 冗余字线
权利要求
1.一种电阻变化型非易失性存储装置，具备 存储单元阵列，具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉点上，配置上述多个存储单元的I个，上述电阻变化元件的电阻值根据所施加的电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时流过被视为导通状态的电流； 存储单元选择电路，从上述多个字线中选择至少I个，并从上述多个位线中选择至少I个，由此从上述存储单元阵列中选择至少I个以上的上述存储单元； 写入电路，通过向所选出的上述存储单元施加电压脉冲，改写所选出的上述存储单元的上述电阻变化元件的电阻值；以及 读取电路，以向所选出的上述存储单元的上述电流控制元件施加比上述阈值电压高的第I电压或上述阈值电压以下的第2电压的方式，向所选出的上述存储单元施加电压，从而读取所选出的上述存储单元的状态， 上述写入电路，将第I低电阻化脉冲或第I高电阻化脉冲作为上述电压脉冲向所选出的上述存储单元施加，从而将上述多个存储单元中的所选出的存储单元的上述电阻变化元件分别设置为第I低电阻状态或第I高电阻状态， 上述读取电路，向所选出的上述存储单元施加上述第I电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态， 上述读取电路，在读取所选出的上述存储单元的上述电阻变化元件的电阻状态时，若在所选出的上述存储单元中流过规定值以上的电流，则判定为所选出的上述存储单元为具有短路故障的故障存储单元， 上述写入电路，对在与上述故障存储单元相同的位线上以及与上述故障存储单元相同的字线上的至少某个上配置的上述故障存储单元以外的其它存储单元施加第2高电阻化脉冲，以使得将上述其它存储单元的电阻变化元件设置为第2高电阻状态，该第2高电阻状态表示出上述第I高电阻状态的电阻值以上的电阻值。
2.如权利要求1所述的电阻变化型非易失性存储装置， 上述写入电路向上述故障存储单元的上述电阻变化元件施加第3高电阻化脉冲，以使得将上述故障存储单元的上述电阻变化元件设置为第3高电阻状态，该第3高电阻状态表示出上述第I低电阻状态的电阻值以上的电阻值，上述第3高电阻化脉冲具有上述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值。
3.如权利要求1或2所述的电阻变化型非易失性存储装置， 上述读取电路，向所选出的上述存储单元施加上述第2电压，在流过上述规定值以上的电流时，判定为所选出的上述存储单元为具有短路故障的故障存储单元。
4.如权利要求2所述的电阻变化型非易失性存储装置， 在通过上述写入电路对上述故障存储单元施加上述第3高电阻化脉冲之后，上述读取电路再次检测是否在上述故障存储单元中流过规定值以上的电流，当在所选出的上述存储单元中流过上述规定值以上的电流时，判定为上述故障存储单元的上述电阻变化元件没有达到上述第3高电阻状态的电阻值以上。
5.如权利要求4所述的电阻变化型非易失性存储装置， 若上述故障存储单元的上述电阻变化元件成为比上述第3高电阻状态的电阻值低的电阻值，则上述写入电路反复施加上述第3高电阻化脉冲，直到上述故障存储单元的上述电阻变化元件达到上述第3高电阻状态的电阻值以上或者已施加了规定次数的上述第3高电阻化脉冲。
6.权利要求4所述的电阻变化型非易失性存储装置， 若上述故障存储单元的上述电阻变化元件成为比上述第3高电阻状态的电阻值低的电阻值，则上述写入电路在第2次以后反复施加与上述第3高电阻化脉冲条件不同的第4高电阻化脉冲，直到上述故障存储单元的上述电阻变化元件达到上述第3高电阻状态的电阻值以上或者已施加了规定次数的上述第4高电阻化脉冲。
7.如权利要求6所述的电阻变化型非易失性存储装置， 上述第4高电阻化脉冲的电压值是绝对值比上述第3高电阻化脉冲的电压值大的电压。
8.如权利要求6所述的电阻变化型非易失性存储装置， 上述第4高电阻化脉冲的电流值比上述第3高电阻化脉冲的电流值大。
9.如权利要求6所述的电阻变化型非易失性存储装置， 上述第4高电阻化脉冲的脉冲宽度比上述第3高电阻化脉冲的脉冲宽度大。
10.如权利要求2所述的电阻变化型非易失性存储装置， 上述写入电路，在上述故障存储单元的上述电阻变化元件的电阻值比上述第3高电阻状态的电阻值低时，向在与上述故障存储单元相同的位线上以及与上述故障存储单元相同的字线上的至少某个上配置的上述故障存储单元以外的其它存储单元的电阻变化元件施加上述第2高电阻化脉冲，以使得成为电阻值比上述第I高电阻状态高的上述第2高电阻状态。
11.如权利要求1 10中的任I项所述的电阻变化型非易失性存储装置， 上述电阻变化元件的上述第3高电阻状态的电阻值在上述第I高电阻状态的电阻值以上。
12.如权利要求1 11中的任I项所述的电阻变化型非易失性存储装置， 上述电阻变化元件的上述第3高电阻状态的电阻值在上述第I高电阻状态的电阻值的10倍以上。
13.如权利要求1 12中的任I项所述的电阻变化型非易失性存储装置， 上述故障存储单元的电阻变化元件的上述第2高电阻状态的电阻值在上述第I高电阻状态的电阻值的10倍以上。
14.如权利要求1 13中的任I项所述的电阻变化型非易失性存储装置， 上述存储单元阵列具备 主存储单元阵列，具有多个主存储用的上述存储单元；以及 冗余存储单元阵列，具有多个冗余存储单元，该冗余存储单元用于在上述主存储单元阵列中的至少I个上述存储单元为故障存储单元的情况下、与上述故障存储单元置换而进行使用。
15.如权利要求14所述的电阻变化型非易失性存储装置， 上述电阻变化型非易失性存储装置具备故障地址存储电路，该故障地址存储电路将上述故障存储单元的地址信息与上述冗余存储单元的地址信息对应地存储。
16.如权利要求15所述的电阻变化型非易失性存储装置， 上述故障地址存储电路，将具有上述故障存储单元的位线及字线的至少某个的地址、与具有与上述故障存储单元进行置换的上述冗余存储单元的、与上述位线对应的位线及与上述字线对应的字线的至少某个的地址对应地存储。
17.如权利要求1 16中的任I项所述的电阻变化型非易失性存储装置， 上述电阻变化型非易失性存储装置具备写入用电源，该写入用电源具有向上述写入电路供给低电阻化电压的低电阻电源和向上述写入电路供给高电阻化写入电压的高电阻电源。
18.—种电阻变化型非易失性存储装置的驱动方法，该电阻变化型非易失性存储装置具备存储单元阵列，该存储单元阵列具有由电阻变化元件和电流控制元件构成的多个存储单元，在多个字线与多个位线之间的各个立体交叉点上，配置上述多个存储单元的I个，上述电阻变化元件的电阻值根据所施加的电压脉冲而可逆地转变，上述电流控制元件与上述电阻变化元件串联连接，且当施加电压超过规定的阈值电压时流过被视为导通状态的电流，该驱动方法包含以下步骤 写入步骤，通过写入电路，向上述多个存储单元中的所选出的存储单元施加第I低电阻化脉冲或第I高电阻化脉冲，从而将所选出的上述存储单元的上述电阻变化元件分别设置为第I低电阻状态或第I高电阻状态； 读取步骤，通过读取电路，向所选出的上述存储单元施加比上述阈值电压高的第I电压而读取所选出的上述存储单元的上述电阻变化元件的电阻状态； 故障检测步骤，在读取所选出的上述存储单元的电阻状态时，若在所选出的上述存储单元中流过规定值以上的电流，则判定为所选出的上述存储单元是具有短路故障的故障存储单元；以及 其它存储单元高电阻化步骤，通过上述写入电路，对在与上述故障存储单元相同的位线上以及与上述故障存储单元相同的字线上的至少某个上配置的上述故障存储单元以外的其它存储单元施加第2高电阻化脉冲，以使得将上述其它存储单元的电阻变化元件设置为第2高电阻状态，该第2高电阻状态表示出上述第I高电阻状态的电阻值以上的电阻值。
19.如权利要求18所述的电阻变化型非易失性存储装置的驱动方法， 在上述故障检测步骤之后，包含故障存储单元高电阻化步骤，该故障存储单元高电阻化步骤，通过上述写入电路，向上述故障存储单元的上述电阻变化元件施加第3高电阻化脉冲，以使得将上述故障存储单元的上述电阻变化元件设置为第3高电阻状态，该第3高电阻状态表示出上述第I低电阻状态的电阻值以上的电阻值，上述第3高电阻化脉冲具有上述电阻变化元件开始高电阻化的脉冲电压的绝对值以上的电压的绝对值。
20.如权利要求18或19所述的电阻变化型非易失性存储装置的驱动方法， 在上述故障检测步骤中，上述读取电路向所选出的上述存储单元施加比上述阈值电压低的第2电压，在流过上述规定值以上的电流时，判定为所选出的上述存储单元是具有短路故障的故障存储单元。
21.如权利要求19所述的电阻变化型非易失性存储装置的驱动方法， 还包括故障存储单元高电阻化检查步骤，该故障存储单元高电阻化检查步骤，在对上述故障存储单元实施了上述故障存储单元高电阻化步骤之后，再次进行上述故障检测步骤，检测在上述故障存储单元中是否流过规定值以上的电流，当在所选出的上述存储单元中流过上述规定值以上的电流时，判定为上述故障存储单元的上述电阻变化元件没有达到第3高电阻状态的电阻值以上。
22.如权利要求21所述的电阻变化型非易失性存储装置的驱动方法， 在上述故障存储单元高电阻化检查步骤中，若上述故障存储单元的上述电阻变化元件成为比第3高电阻状态的电阻值低的电阻值，则再次进行故障存储单元高电阻化步骤，直到上述故障存储单元的上述电阻变化元件达到第3高电阻状态的电阻值以上或反复进行了规定次数的上述故障存储单元高电阻化步骤。
23.如权利要求22所述的电阻变化型非易失性存储装置的驱动方法， 在进行上述故障存储单元高电阻化步骤时，变更第2次以后的故障存储单元高电阻化检查步骤的写入条件。
24.如权利要求18 23中的任I项所述的电阻变化型非易失性存储装置的驱动方法， 上述存储单元阵列具备 主存储单元阵列，具有多个主存储用的上述存储单元；以及 冗余存储单元阵列，具有多个冗余存储单元，该冗余存储单元用于在上述主存储单元阵列中的至少I个以上的上述存储单元为故障存储单元的情况下、与上述主存储单元阵列中的上述故障存储单元置换而进行使用， 上述电阻变化型非易失性存储装置， 将上述故障存储单元的地址信息与上述冗余存储单元的地址信息对应地存储在故障地址存储电路中， 在存储器动作时，在访问了上述故障存储单元时，参照上述故障地址存储电路对上述冗余存储单元进行访问。
25.如权利要求24所述的电阻变化型非易失性存储装置的驱动方法，还包括救济步骤，该救济步骤中，在故障存储单元高电阻化检查步骤中判定为上述故障存储单元的上述电阻变化元件达到第3高电阻状态的电阻值以上的情况下，将上述故障存储单元的地址信息存储在上述故障地址存储电路中。
全文摘要
提供一种能够稳定动作的可靠性高的电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的驱动方法。电阻变化型非易失性存储装置(200)具备存储单元阵列(202)、存储单元选择电路(203、204)、写入电路(205)和读取电路(206)，读取电路(206)，若在所选择的存储单元中流过规定值以上的电流，则判定为所选择的存储单元是具有短路故障的故障存储单元，写入电路(205)，对在与故障存储单元相同的位线上及字线上的至少某个上配置的故障存储单元以外的其它存储单元施加第2高电阻化脉冲，以使得将其它存储单元的电阻变化元件设置为表示出第1高电阻状态的电阻值以上的电阻值的第2高电阻状态。
文档编号G11C13/00GK103052992SQ201280001208
公开日2013年4月17日 申请日期2012年4月19日 优先权日2011年4月25日
发明者友谷裕司, 岛川一彦, 池田雄一郎 申请人:松下电器产业株式会社