从存储器阵列确定及转移数据的制作方法
【专利摘要】本发明揭示操作存储器装置的设备及方法。在一种这样的方法中，从存储器装置确定及转移存储器单元的数据状态的第一部分，同时继续确定所述相同存储器单元的数据状态的剩余部分。在至少一种方法中，在第一感测阶段期间确定存储器单元的数据状态且转移所述存储器单元的所述数据状态，同时所述存储器单元经历额外感测阶段以确定所述存储器单元的所述数据状态的额外部分。
【专利说明】从存储器阵列确定及转移数据
【技术领域】
[0001]本发明大体上涉及半导体存储器，且特定来说，在一个或一个以上实施例中，本发明涉及感测存储在非易失性存储器装置中的数据。
【背景技术】
[0002]存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
[0003]快闪存储器装置已发展为广范围电子应用的非易失性存储器的受欢迎源。非易失性存储器为可在无电力施加的情况下留存其存储数据达某延长时段的存储器。快闪存储器及其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏装置、电器、车辆、无线装置、移动电话及可装卸式存储器模块，且非易失性存储器的用途不断扩大。
[0004]快闪存储器装置通常使用允许有高存储密度、高可靠性及低功率消耗的单晶体管存储器单元。通过电荷存储结构(例如浮动栅极或电荷陷阱)的编程(其有时被称为写入)或其它物理现象(例如相变或极化)，存储器单元的阈值电压的变化确定每一存储器单元的数据状态。可通过执行读取操作而从存储器单元读取数据。通常使用擦除及编程循环来编程存储器单元。例如，首先擦除特定存储器单元块的存储器单元且接着选择性编程所述存储器单元。
[0005]存储器单元(例如快闪存储器单元)可配置为本【技术领域】中已知的单级存储器单元(SLC)或多级存储器单元(MLC)。SLC及MLC存储器单元将数据状态(例如，如由一个或一个以上位所表示)指派给存储在存储器单元上的特定范围的阈值电压(Vt)。SLC存储器允许每一存储器单元上存储数据的单一二进制数(例如位)。同时，MLC技术允许每存储器单元存储两个或两个以上二进制数，具体取决于存储器单元的使用期限操作期间指派给存储器单元的Vt范围的数量及所指派Vt范围的稳定性。用以表示包括N个位的位模式的Vt范围的数目(例如电平)可为2N，其中N为整数。例如，可由两个范围表示一个位，由四个范围表示两个位，由八个范围表示三个位，等等。MLC存储器单元可将偶数或奇数个位存储在每一存储器单元上，且用于分数位的方案也是已知的。常见命名惯例为将SLC存储器称为MLC (双级)存储器，这是因为SLC存储器利用两个Vt范围来存储数据的一个位，例如由O或I所表示。可由MLC (四级)表示经配置以存储数据的两个位的MLC存储器，由MLC (八级)表示经配置以存储数据的三个位的MLC存储器，等等。
[0006]图1说明一族群的MLC(四级)(例如2-位)存储器单元的Vt范围实例100。例如，存储器单元可被编程为落在200毫伏特的四个不同Vt范围102到108的一者内的Vt，每一 Vt范围用以表示与包括两个位的位模式对应的数据状态。通常，每一范围102到108之间维持无作用区110(例如，有时被称为边限且可具有200毫伏特到400毫伏特的范围)以防止范围重叠。作为实例，如果存储器单元的Vt在四个Vt范围的第一者102内，那么在此情况中所述存储器单元存储逻辑‘11’状态且通常被视为所述存储器单元的经擦除状态。如果Vt在四个Vt范围的第二者104内，那么在此情况中所述存储器单元存储逻辑‘10’状态。四个Vt范围的第三Vt范围106内的Vt将指示此情况中的所述存储器单元存储逻辑‘00’状态。最后，属于第四Vt范围108的Vt指示所述存储器单元中存储逻辑‘01’状态。例如，对于具有由位模式‘XY’表示的特定数据状态的存储器单元，‘X’位置位可被视为最高有效位(MSB)且‘Y’位置位可被视为最低有效位(LSB)。
[0007]选定存储器单元的数据状态的确定涉及对所述存储器单元执行感测(例如读取)操作。在所述感测操作期间，可将随时间逝去而增大的感测电势施加到所述选定存储器单元。可在外加感测电势已达到待施加到选定存储器单元的最高电平时确定所述选定存储器单元的数据状态的MSB及LSB。然而，等待确定MSB与LSB两者可能会导致延迟，所述延迟可能会限制(例如)感测操作期间从存储器装置读取数据的快速程度。
[0008]因为上述原因及所属领域的技术人员在阅读及理解本发明后将明白的下述其它原因，本【技术领域】中需要用于在存储器装置中执行数据感测操作的替代方法。
【发明内容】
【专利附图】
【附图说明】
[0009]图1展示一族群的存储器单元中的阈值电压范围的图形表示。
[0010]图2展示典型的NAND配置的存储器单元阵列的示意表示。
[0011]图3展示典型的NOR配置的存储器单元阵列的示意表示。
[0012]图4说明典型存储器装置的一部分的简化框图。
[0013]图5说明根据本发明的实施例的存储器装置的简化框图。
[0014]图6说明根据本发明的实施例的存储器装置的一部分的简化框图。
[0015]图7说明表示根据本发明的实施例的方法的流程图。
[0016]图8说明根据本发明的实施例的外加感测电势的图。
[0017]图9说明一族群的存储器单元中的阈值电压范围的图形表示。
[0018]图10说明一族群的存储器单元中的阈值电压范围的图形表示。
[0019]图11为根据本发明的实施例的与存储器存取装置耦合的存储器装置(作为电子系统的部分)的简化框图。
【具体实施方式】
[0020]在本发明的以下详细描述中，参考形成本发明的部分的附图，且附图中以说明的方式展示其中可实践本发明的特定实施例。在图式中，相似元件符号描述贯穿若干视图的实质上类似的组件。足够详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电性变化。因此，以下详细描述不应以限制意义理解。
[0021]快闪存储器通常利用被称为NAND快闪存储器及NOR快闪存储器的两种基本架构的一者。所述名称是源自于用以读取装置的逻辑。图2说明NAND型快闪存储器阵列架构200，其中所述存储器阵列的存储器单元202依逻辑布置成行及列组成的阵列。例如，在常规NAND快闪架构中，“行”意指具有共同耦合控制栅极的存储器单元220卜4，而“列”意指耦合为一串特定存储器单元208的存储器单元。所述阵列的存储器单元202 —起布置成串(例如NAND串)，通常每串具有8个、16个、32个或32个以上存储器单元。一串中的每一存储器单元一起串联连接(源极到汲极)于源极线214与数据线216 (通常被称为位线)之间。由行解码器(图中未展示)(例如)通过选择特定存取线(通常被称为字线，例如孔72187到孔0218(|)而激活一逻辑行的存储器单元来存取所述阵列。每一字线218耦合到一行存储器单元的控制栅极。可取决于正对所述阵列执行的操作的类型而将位线BLUiei到BL42164驱动到高态或低态。这些位线BL1216i到BL42164耦合到感测装置(例如感测放大器)230，所述感测装置(例如)通过感测特定位线216上的电压或电流而检测目标存储器单元的状态。如所属领域的技术人员所知，存储器单元、字线及位线的数目可远大于图2中所展示的数目。[0022]通常使用擦除及编程循环来编程存储器单元。例如，首先擦除特定存储器单元块的存储器单元且接着选择性编程所述存储器单元。对于NAND阵列，通常通过将存储器单元块中的全部字线接地且将擦除电压施加到其上形成有所述存储器单元块的半导体(例如衬底)并因此施加到所述存储器单元的沟道而擦除所述存储器单元块，以移除可能存储在所述存储器单元块的电荷存储结构(例如浮动栅极或电荷陷阱)上的电荷。
[0023]编程通常涉及将一个或一个以上编程脉冲施加到选定字线(例如WL42184)及因此施加到与所述选定字线耦合的每一存储器单元220卜4的控制栅极。典型的编程脉冲起始于15伏特或15伏特左右且趋向于在各编程脉冲施加期间增大量值。当编程电压(例如编程脉冲)被施加到所述选定字线时，电势(例如接地电势)被施加到这些存储器单元的沟道，从而导致电荷从沟道转移到作为编程的目标的存储器单元的电荷存储结构。更明确来说，通常通过直接注射或电子从沟道到存储结构的福勒-诺得海姆(Fowler-Nordheim)穿隧而给电荷存储结构充电以导致(例如)通常大于零的Vt。另外，抑制电压通常被施加到未与含有作为编程的目标(例如，被选择用于编程)的存储器单元的NAND串耦合的位线。通常，在每次施加编程脉冲之后执行检验操作以确定选定存储器单元是否已实现其目标(例如既定的)编程状态。检验操作大体上包含执行感测操作以确定存储器单元的阈值电压是否已达到特定目标值。
[0024]图3说明NOR型快闪存储器阵列架构300，其中所述存储器阵列的存储器单元302依逻辑布置成行及列组成的阵列。每一存储器单元302耦合于源极线314与位线316之间。由行解码器(图中未展示)(例如)通过选择特定字线(例如WL73187到WL0318。)而激活一逻辑行的存储器单元来存取所述阵列。每一字线318耦合到一行存储器单元的控制栅极。可取决于正对所述阵列执行的操作的类型而将位线BL^iei到BL43164驱动到高态或低态。位线BLUiei到BL43164耦合到感测装置330，所述感测装置(例如)通过感测特定位线316上的电压或电流而检测目标存储器单元的状态。如所属领域的技术人员所知，存储器单元、字线及位线的数目可远大于图3中所展示的数目。
[0025]感测操作通常涉及将渐增(例如，阶跃)电势施加到选定行的存储器单元的字线。当外加感测电势增大时，感测放大器(例如感测放大器230 / 330)检测到选定行的存储器单元的导通条件。例如，感测放大器对具有落在(例如)图1中所展示的Vt范围的一者内的特定阈值电压的存储器单元做出响应。通过确定选定存储器单元的阈值电压，可确定所述存储器单元的数据状态。
[0026]在已从选定存储器单元感测MSB及LSB数据之后，将MSB及LSB数据值存储(例如锁存)在寄存器232 / 332中，如图2及3中分别展示。在来自每一选定存储器单元的全部MSB及LSB数据已被锁存在寄存器232 / 332中之后，存储器装置(图中未展示)的控制电路促进经锁存MSB及LSB数据从寄存器及装置(例如)输出到与(例如)存储器装置耦合的存储器存取装置(图中未展示)。然而，如上所论述，必须等到全部MSB及LSB数据值已从全部选定存储器单元被感测且接着被锁存到寄存器中可能会导致读取请求(例如由存储器存取装置起始)与数据从存储器装置的输出之间的非所欲延迟。
[0027]图4说明与典型存储器装置的感测装置及寄存器电路(例如寄存器，例如数据寄存器)430耦合的选定行的存储器单元CELL7到CELL0404。为确定选定存储器单元404的每一者的数据状态，可对选定存储器单元404执行感测操作以确定MSB及LSB数据状态值且将所述数据状态值锁存在寄存器430中。在每一选定存储器单元的MSB及LSB已被确定且锁存在寄存器430中之后，从寄存器406转移(例如发送出)数据。
[0028]根据本发明的各种实施例的设备(例如电路、存储器装置、包含存储器装置的系统等等)及方法促进从存储器装置转移数据且不存在要等到从选定存储器单元确定全部可能数据状态之后才从存储器装置转移(例如输出)任何数据的限制。
[0029]根据各种实施例，在对选定存储器单元(例如多级存储器单元)执行的操作(例如读取操作)的第一感测阶段期间确定选定存储器单元的数据状态的第一部分(例如MSB)。所述数据状态值的所述第一部分存储(例如锁存)在存储器装置的寄存器电路中。在完成所述第一感测阶段之后，存储器装置的控制电路起始(例如)经确定MSB数据从寄存器及存储器装置(例如)到存储器存取装置(例如处理器)的转移。当MSB数据被转移时，进行第二感测阶段以确定选定存储器单元的数据状态的第二部分(例如LSB)。所述第二感测阶段期间所获得的数据也被加载到所述寄存器电路中。接着，根据本发明的各种实施例，一旦MSB数据已被转移，存储器装置的控制电路便起始第二组经确定数据(例如LSB数据)从所述寄存器电路及存储器装置的转移。因此，根据本发明的各种实施例，可从存储器装置至少部分转移MSB数据，同时仍从选定存储器单元感测LSB数据。这可能减少从存储器存取装置请求来自存储器装置的数据到存储器装置开始将所请求数据提供到所述存储器存取装置的延迟。因此，根据本发明的一个或一个以上实施例的存储器装置无需在转移数据之前等待选定存储器单元的每一者的全部可能数据状态的完全感测操作发生。
[0030]图5说明根据本发明的一个或一个以上实施例的存储器装置500的一部分。图5中所展示的存储器装置500已被简化成聚焦于特定元件以改善对根据本发明的各种实施例的理解。存储器装置500包括存储器阵列502，例如快闪存储器单元阵列。所述存储器阵列可经配置成NAND及/或NOR配置。图5中所展示的存储器阵列502可包括存储器单元的多个可个别擦除的块504，其中每一块可包括存储器的一个或一个以上页。每一存储器阵列块504的存储器单元可依逻辑布置成行及列，例如图2及3中所展示。存储器阵列502的存储器单元可包括单级(SLC)及/或多级(MLC)存储器单元。
[0031]存储器装置500进一步包括促进存取存储器阵列502的存储器单元的行解码电路510及列解码电路512。地址电路508将寻址信息提供到行解码电路510及列解码电路512。感测电路(例如，例如感测装置230 / 330)及数据寄存器514有助于促进存储器装置操作，例如读取、写入(例如编程)及擦除操作。例如，感测电路514可检测待读取的特定群组的选定存储器单元的数据状态。数据寄存器514可存储由感测电路感测的数据(例如，例如读取或检验操作期间所获得的感测信息)。例如，数据寄存器514还可存储待(例如)在编程操作期间编程到特定数目的选定存储器单元中的数据。
[0032]存储器装置500进一步包括至少部分促进根据本发明的各种实施例的存储器装置操作的内部控制器(例如控制电路)506。例如，控制电路506可包括硬件、固件及/或软件。控制电路506可经配置以通过通信通道516而与外部控制器(例如存储器存取装置)(图中未展示)通信。例如，控制电路506可耦合到存储器装置500的其它电路(图中未展示)，例如耦合到行解码电路510、列解码电路512及感测电路/数据寄存器514电路。
[0033]图6说明根据本发明的一个或一个以上实施例的如图5中所展示的存储器装置的一部分。可选择一特定群组的存储器单元CELL7到CELL0604用于读取操作。例如，从选定存储器单元604读取的数据由感测电路感测且被锁存在数据寄存器614中。寄存器614包括两个群组的寄存器616、618。例如，CELL7的MSB数据可被感测及存储在第一寄存器位置620中且CELL7的LSB数据可被感测及存储在第二寄存器位置622中。然而，本发明的各种实施例不受限于两个群组的寄存器616、618。此外，每一群组的寄存器616、618可包括与例如图6中所展示的各自8个寄存器位置不同的大小。
[0034]根据本发明的各种实施例，可在第一感测阶段期间确定选定存储器单元604的数据状态的第一部分610 (例如MSB数据)。所述第一感测阶段期间所感测的MSB数据锁存在数据寄存器614中。一旦确定选定存储器单元604的每一者的MSB数据，存储器装置的控制电路(例如图5中所展示的控制电路506)便开始转移所存储MSB数据(606)。例如，可执行操作以从存储MSB数据的特定寄存器电路616移出MSB数据。根据本发明的各种实施例，可在第二感测阶段期间确定存储在选定存储器单元604的一者或一者以上中的数据的第二部分612 (例如LSB数据)。在进行所述第二感测阶段时将所感测的LSB数据锁存在寄存器614中。一旦已从全部选定存储器单元604确定LSB数据，控制电路便开始在转移先前确定的经锁存MSB数据之后从寄存器614转移经锁存LSB数据(608)。应注意，根据本发明的一个或一个以上实施例，所述第二感测阶段可与所述第一感测阶段期间所感测的MSB数据的转移至少部分同时发生。
[0035]图7说明根据本发明的一个或一个以上实施例的方法的流程图700。在操作的第一部分702期间，例如，将存储器装置的特定群组的存储器单元识别为选择用于存储器装置操作(例如读取操作)的存储器单元。可响应于来自与所述存储器装置耦合的存储器存取装置的存储器请求而识别选定存储器单元。
[0036]在第一感测阶段期间，可对选定存储器单元执行(704) —个或一个以上感测操作以确定及存储(706)选定存储器单元的每一者的数据状态的第一部分(例如MSB值)。例如，所述第一感测阶段可能与以上参考(例如)图6而论述的第一感测阶段相当。做出是否已从选定存储器单元确定全部MSB值的确定708。如果尚未确定全部MSB值(710)，那么继续第一感测阶段704 / 706 / 708。一旦已确定选定存储器单元的全部MSB值(712)，存储器装置的控制电路便起始经确定MSB数据从其中存储MSB的寄存器的转移(714)，例如由(例如)图6中的606所指示。
[0037]在MSB数据的确定712之后，起始第二感测阶段716 / 718 / 720。所述第二感测阶段促进选定存储器单元的每一者的数据状态的第二部分(例如LSB值)的确定716及存储718。做出确定720以确定是否已确定选定存储器单元的每一者的LSB数据。如果没有722，那么继续所述第二感测阶段716 / 718 / 720，直到每一选定存储器单元的LSB数据状态被确定为止。根据本发明的各种实施例，在完成确定选定存储器单元的每一者的LSB724以及将LSB数据存储在寄存器中之后，存储器装置的控制电路将即刻在转移MSB数据(714)之后转移LSB数据(726)。应注意，根据本发明的一个或一个以上实施例，MSB数据的转移的起始714发生在所述第二感测阶段完成之前(例如，在起始所述第二感测阶段之前或在所述第二感测阶段期间)。
[0038]图8说明根据本发明的各种实施例的感测操作期间所施加的感测电势的图。可将渐增感测电势802施加到特定行(其包括(例如)特定数目的选定存储器单元)的特定字线。波形802被说明为不断增大的电势，然而，各种实施例不受限于此。例如，外加电势可包括施加到(例如)选定字线的多阶跃电势。将起始于点810处所展示的特定电平的感测电势802施加到选定存储器单元。随着感测操作进行，外加感测电势802随时间逝去而增大。例如，可认为第一感测阶段发生在时间间隔804内且可认为第二感测阶段发生在时间间隔806内。所述第一感测阶段可促进选定存储器单元的MSB数据的确定且所述第二感测阶段可促进选定存储器单元中的至少一些的LSB数据的确定，例如以上参考(例如)图6及7所论述。
[0039]图9说明根据本发明的各种实施例的与可存储在选定存储器单元中的许多可能数据状态对应的许多阈值电压分布902到908。例如，数据状态可包括‘XY’数据状态，其中‘X’位置表示数据状态的MSB部分且‘V位置表示LSB部分。在根据本发明的一个或一个以上实施例的特定(例如第一)感测阶段期间，图8中所展示的外加感测电势802可具有由图8的点810表示的起始电平。图8的点810可对应于(例如)图9中所展示的点910。具有由810 / 910说明的起始电平的外加感测电势的施加可包括初始感测操作，这是因为MSB与LSB两者因存储器单元具有小于810 / 910电平的Vt而已知。可假定具有低于810 / 910电平的Vt的特定选定存储器单元处于(例如)经擦除(例如逻辑‘11’)902状态。LSB数据还可能因存储器单元具有第一感测操作期间所确定的Vt ((例如)属于范围904(例如逻辑‘10’))而已知。如以上参考图6所论述，根据本发明的各种实施例，可将经确定的LSB数据存储在寄存器(例如寄存器位置618)中。
[0040]再次参考图8及9，随着第一感测阶段进行，外加感测电势802增大。当外加感测电势802达到由图8中所展示的点812表示的电平时，第一感测阶段可完成。图8中所展示的点812可对应于(例如)图9中所展示的点912。一旦外加感测电势802达到点812 /912，便可对每一选定存储器单元的MSB(即，‘X’数据状态位位置)值做出确定。因此，根据本发明的各种实施例，可在第一感测阶段期间执行一个以上感测操作，例如由点910及912表示的两个感测操作。如上所论述，一旦已确定及存储每一选定存储器单元的数据状态的特定部分，存储器装置的控制电路便可开始从存储器装置转移所存储的特定经确定数据。因此，根据本发明的一个或一个以上实施例，控制电路可在完成第一感测阶段(例如由图8中所展示的时间间隔804表示)时开始从存储器装置转移经确定MSB数据。
[0041]根据本发明的各种实施例，可在完成第一感测阶段之后开始第二感测阶段。例如，可由图8中所展示的时间间隔806表示此第二感测阶段。外加感测电势802继续随所述第二感测阶段而增大。可执行所述第二感测阶段以确定选定存储器单元的剩余数据状态值。例如，所述第二感测阶段可促进确定阈值电压分布(例如906及908)的任一者是否施加到选定存储器单元。应注意，如上所论述，例如，根据本发明的一个或一个以上实施例，可在所述第二感测阶段的至少一部分期间从存储器装置转移第一感测阶段期间所确定的MSB数据。
[0042]根据本发明的各种实施例的存储器装置不受限于双级MLC存储器单元(例如，仅存储MSB及LSB)。各种实施例可存储介于存储在存储器单元中的MSB与LSB之间的额外数据(例如位)。例如，根据一个或一个以上实施例的存储器装置的存储器单元可存储每单元三个位(例如，表示‘XYZ’位模式)，例如由(例如)图10中所展示的分布1002到1016表示。可确定及存储选定存储器单元的每一者的‘X’(例如MSB)位置位值，接着起始MSB位值从存储器装置的转移操作。可与MSB位值的所述转移至少部分同时地感测、存储及从存储器装置转移‘Y’位置位值。最后，根据本发明的各种实施例，在输出‘V位置位值之后，与‘Y，位置位值的转移至少部分同时地感测、存储及转移‘V (例如LSB)位置位值。因此，根据本发明的各种实施例，当存储在选定存储器单元中的数据的特定位位置的特定位值经确定且被存储在寄存器中时，存储器装置可起始操作以转移所述数据，同时仍对选定存储器单元执行感测操作以确定剩余位值(例如位位置数据)。
[0043]举例来说，可将渐增感测电势施加到存储器阵列中的选定行的选定存储器单元，例如以上参考(例如)图8所述。外加感测电势可起始于与图10中所展示的点1018相关联的特定电平且以斜坡或阶跃方式随时间逝去而增大。当外加感测电势达到与点1020相关联的特定电平时，可确定尚未激活的任何存储器单元在其MSB( S卩，‘XYZ’的位置‘X’)位置中具有数据状态‘O’。因此，在此点1020处，可存取存储选定存储器单元的MSB数据的寄存器且存储器装置的控制电路可开始转移所存储的MSB数据值。例如，根据本发明的各种实施例，MSB数据的此转移可发生在外加感测电势不断增大以感测选定存储器单元的剩余位位置(例如位置‘Y’及‘V )的数据状态时。
[0044]继续当前实例，当外加感测电势达到与如图10中所展示的点1022相关联的电平时，全部选定存储器单元的中间位位置(即，‘XYZ’的‘Y’位置)的数据状态已知且可存储在寄存器中并在(例如)如上所论述的先前经确定‘X’数据状态值的转移之后从存储器装置被转移。继续此程序，直到每一选定存储器单元的每一数据状态的每一部分已被确定且已从存储器装置输出为止。例如，当外加感测电势达到与如图10中所展示的点1024相关联的电平时，全部选定存储器单元的LSB位位置(即，‘XYZ’的‘V位置)的数据状态已知且可存储在寄存器中并从存储器装置转移。因此，例如，根据本发明的各种实施例，第一感测阶段可包括四个感测操作以确定选定存储器单元的数据状态1002到1008，第二感测阶段可包括两个感测操作以确定数据状态1010到1012，且第三感测阶段可包括一个感测操作以确定数据状态1014到1016。
[0045]因此，根据本发明的各种实施例，存储器装置可转移已经确定的数据，同时仍感测存储器装置的选定存储器单元中的待确定的额外数据。例如，此促进存储器装置在开始从所述存储器装置转移数据时的经改善响应时间(即，数据延时)。
[0046]图11为根据本发明的一个或一个以上实施例的具有至少一个存储器装置1100的电子系统的功能框图。图11中所说明的存储器装置1100耦合到外部控制器(例如存储器存取装置)1110。存储器存取装置1110可为微处理器或某一其它类型的控制电路。存储器装置1100及存储器存取装置1110形成电子系统1120的部分。根据本发明的一个或一个以上实施例，存储器装置1100可包括以上参考(例如)图5而论述的存储器装置500。存储器装置1100已经简化以聚焦于对理解本发明的各种实施例有帮助的存储器装置的特征。
[0047]存储器装置1100包含一个或一个以上存储器阵列1130，其可包括NOR配置及/或NAND配置的存储器阵列。根据一个或一个以上实施例，存储器阵列1130的存储器单元为快闪存储器单元。存储器阵列1130可包含驻留在单个或多个裸片上的多组及多个块的存储器单元作为存储器装置1100的部分。例如，存储器阵列1130可包括SLC及/或MLC存储器且可经调适以将不同密度(例如MLC(四级)及MLC(八级))的数据存储在每一单元中。
[0048]提供地址缓冲电路1140以锁存提供在地址输入连接AO到Axl 142上的地址信号。由行解码器1144及列解码器1148接收及解码地址信号以存取存储器阵列1130。例如，行解码器1144可包括经配置以驱动存储器阵列1130的字线的驱动器电路。所属领域的技术人员应了解，就本发明的益处来说，地址输入连接1142的数目可取决于存储器阵列1130的密度及架构。即，地址数字的数目随(例如)增大的存储器单元计数及增大的组与块计数而增加。
[0049]存储器装置1100通过使用感测装置(例如感测/数据寄存器电路1150)来感测存储器阵列列的电压或电流变化而读取存储器阵列1130中的数据。在至少一个实施例中，感测/数据寄存器电路1150经耦合以读取及锁存来自存储器阵列1130的一行数据。包含数据输入及输出(I / O)缓冲电路1160以通过多个数据连接1162而与存储器存取装置1110进行双向数据通信。提供写入/擦除电路1156以促进将数据写入到存储器阵列1130或从存储器阵列1130擦除数据。
[0050]例如，存储器装置1100进一步包括内部控制器(例如控制电路)1170，其经配置以至少部分实施本发明的各种实施例，例如促进如上所论述的对特定数目的选定存储器单元的完全感测操作完成前的数据转移。在至少一个实施例中，控制电路1170可利用状态机。控制电路1170可在配置及功能性上类似于以上参考(例如)图5而论述的控制电路506。
[0051]存储器存取装置1110可通过命令总线1172而将控制信号及命令发送到存储器装置1100。例如，命令总线1172可为离散信号线或可包括多个信号线。这些命令信号1172可用以控制对存储器阵列1130的操作，包含数据读取、数据写入(例如编程)及擦除操作。命令总线1172、地址总线1142及数据总线1162可经全部组合或可经部分组合以形成许多标准接口 1178。例如，存储器装置1100与存储器存取装置1110之间的接口 1178可为通用串行总线(USB)接口或串行外围接口(SPI)总线的一者。如所属领域的技术人员所知，接口 1178还可为与许多硬磁盘驱动器(例如SATA、PATA) —起使用的标准接口。
[0052]图11中所说明的电子系统已经简化以促进对存储器的特征的基本理解，且图11中所说明的电子系统仅是为了说明。非易失性存储器的内部电路及功能的更详细理解已为所属领域的技术人员所知。
[0053]结论
[0054]总的来说，本发明的一个或一个以上实施例提供存储器装置中的数据感测及转移方法。例如，可感测及转移多级存储器单元中的特定有效位值，同时感测来自选定存储器单元的不同有效位值。因此，存储器装置可开始转移可快速地确定的数据，同时感测要消耗更多时间来确定的数据。这些方法可促进存储器装置的经改善数据延时特性。
[0055]虽然已在本文中说明及描述特定实施例，但所属领域的一般技术人员应了解其它配置可替代所展示的特定实施例。所属领域的一般技术人员将明白本发明的许多修改。相应地，本申请案意在涵盖本发明的任何修改或变动。
【权利要求】
1.一种操作存储器单元阵列的方法，所述方法包括: 确定所述存储器单元阵列的选定存储器单元的数据状态的第一部分； 起始所述选定存储器单元的所述数据状态的所述经确定第一部分的转移；及 与所述选定存储器单元的所述数据状态的所述经确定第一部分的所述转移至少部分同时地确定所述选定存储器单元的所述数据状态的第二部分。
2.根据权利要求1所述的方法，其中确定所述数据状态的所述第一部分进一步包括通过完成第一感测阶段而确定所述数据状态的所述第一部分。
3.根据权利要求2所述的方法，其中确定所述数据状态的所述第二部分进一步包括通过完成第二感测阶段而确定所述数据状态的所述第二部分。
4.根据权利要求3所述的方法，其中完成所述第一感测阶段进一步包括通过将渐增感测电势施加到所述选定存储器单元的控制栅极而完成所述第一感测阶段。
5.根据权利要求4所述的方法，其中完成所述第二感测阶段进一步包括通过在完成所述第一感测阶段之后进一步增大施加到所述选定存储器单元的所述控制栅极的所述感测电势而完成所述第二感测阶段。
6.根据权利要求1到5中任一权利要求所述的方法，其进一步包括: 在第一感测阶段期间确定所述存储器单元阵列的特定数目的存储器单元的每一者的相应数据状态的第一部分，其中所述特定数目的存储器单元包含所述选定存储器单元； 起始所述特定数目的存储器单元的第二感测阶段以确定包含所述选定存储器单元的所述特定数目的存储器单元的至少一些的所述相应数据状态的第二部分；及 在所述第二感测阶段期间起始所述特定数目的存储器单元的每一者的所述数据状态的所述经确定第一部分的转移。
7.根据权利要求1到5中任一权利要求所述的方法，其进一步包括: 其中所述第一感测阶段包括将具有第一范围的第一渐增感测电势施加到所述选定存储器单元以从所述选定存储器单元确定第一数据值； 其中所述第二感测阶段包括将具有第二范围的第二渐增感测电势施加到所述选定存储器单元以从所述选定存储器单元确定第二数据值。
8.根据权利要求7所述的方法，其中所述第一范围及所述第二范围包括实质上连续的范围。
9.一种设备，其包括: 存储器单元阵列 '及 控制器，其中所述控制器经配置以导致对选定存储器单元执行一个或一个以上第一感测操作以确定所述选定存储器单元的数据状态的第一部分及导致对所述选定存储器单元执行一个或一个以上第二感测操作以确定所述选定存储器单元的所述数据状态的第二部分； 其中所述控制器进一步经配置以导致与对所述选定存储器单元执行的所述一个或一个以上第二感测操作的至少一者至少部分同时地转移所述数据状态的所述第一部分。
10.根据权利要求9所述的设备，其中每一存储器单元经配置以存储多个数据状态的一者，其中每一数据状态表示特定位模式。
11.根据权利要求9或10所述的设备，其进一步包括:第一寄存器；及 第二寄存器； 其中所述第一寄存器经配置以存储所述选定存储器单元的所述数据状态的所述经确定第一部分，且其中所述第二寄存器经配置以存储所述选定存储器单元的所述数据状态的所述经确定第二部分。
12.根据权利要求11所述的设备，其中所述控制器进一步经配置以导致与对所述选定存储器单元执行的所述一个或一个以上第二感测操作的至少一者至少部分同时地从所述第一寄存器转移出存储在所述第一寄存器中的所述数据状态的所述第一部分。
13.根据权利要求9或10所述的设备，其中所述控制器进一步经配置以导致在所述一个或一个以上第一感测操作之前对所述选定存储器单元执行初始感测操作以确定所述选定存储器单元是否具有包括已知第一数据部分及已知第二数据部分的特定数据状态。
14.根据权利要求13所述的设备，其中所述已知第一数据部分与所述已知第二数据部分是相同的。`
【文档编号】G11C16/34GK103703515SQ201280036797
【公开日】2014年4月2日 申请日期:2012年7月5日 优先权日:2011年7月27日
【发明者】尼古拉斯·亨德里克森 申请人:美光科技公司