数据读取方法、控制电路、存储器模块与存储器存储装置制造方法【专利摘要】数据读取方法、控制器电路、可复写式非易失性存储器模块与存储器存储装置。本方法包括施加读取偏压至连接至目标存储胞的目标字线，以及施加选择偏压至连接至此目标存储胞的目标位线。本方法也包括施加第一导通偏压至相邻于上述目标字线的字线，并且施加第二导通偏压至其他字线，其中第一导通偏压小于该第二导通偏压。本方法还包括根据目标存储胞的通道的导通状态输出对应值。基此，本方法可有效地提升存储胞的栅极控制能力，以避免数据读取错误。【专利说明】数据读取方法、控制电路、存储器模块与存储器存储装置【
技术领域：
】[0001]本发明涉及一种数据读取方法以及使用此方法的控制电路、可复写式非易失性存储器模块与存储器存储装置。【
背景技术：
】[0002]数字相机、手机与MP3在这几年来的成长十分迅速，使得消费者对存储介质的需求也急速增加。由于可复写式非易失性存储器(rewritablenon_volatilememory)具有数据非挥发性、省电、体积小、无机械结构、读写速度快等特性，最适于便携式电子产品，例如笔记型计算机。固态硬盘就是一种以快闪存储器作为存储介质的存储装置。因此，近年快闪存储器产业成为电子产业中相当热门的一环。[0003]在与非(NAND)型快闪存储器中，存储胞会由位线(BitLine)与字线(WordLine)来串起而形成一存储胞阵列(memorycellarray)。目前NAND型快闪存储器可根据每一存储胞可存储的数据位元数而区分为多阶存储胞(Mult1-LevelCelLMLC，这里的“存储胞”又称之为“记忆胞”)快闪存储器及单阶存储胞(Single-LevelCell，SLC)快闪存储器。SLC快闪存储器的每个存储胞仅能存储I个位数据，而MLC快闪存储器的每个存储胞可存储至少2个以上的位元数据。例如，以4层存储胞快闪存储器为例，每一存储胞可存储2个位数据(即，"11"、"10"、"00"与"01")。[0004]图1是根据已知技术所绘示的快闪存储器元件的示意图。[0005]请参照图1，快闪存储器元件I包含用于存储电子的电荷捕捉层(chargetrapinglayer)2、用于施加偏压的控制栅极(ControlGate)3、穿遂氧化层(TunnelOxide)4与多晶娃间介电层(InterpolyDielectric)5。当欲写入数据至快闪存储器元件I时,可通过将电子注入电荷补捉层2以改变快闪存储器元件I的临界电压，由此定义快闪存储器元件I的数字高低态，而实现存储数据的功能。在此，注入电子至电荷补捉层2的过程称为程序化。反之，当欲将所存储的数据移除时，通过将所注入的电子从电荷补捉层2中移除，则可使快闪存储器元件I回复为未被程序化前的状态。[0006]当控制位线与字线的控制电路施加读取偏压至所选定的存储胞以读取数据时，同时施加至其他非选定的存储胞的导通电压可能会对所选定的存储胞产生寄生电容效应，使得所选定的存储胞的栅极控制能力降低，进而造成错误位(即，控制电路从存储胞中所读取的数据(亦称为读取数据)与原先所写入的数据(亦称为写入数据不同))。因此，如何避免读取错误，成为此领域技术人员所关注的议题。【
发明内容】[0007]本发明提供一种数据读取方法、存储器控制器与存储器存储装置，其能够有效地防止读取错误。[0008]本发明范例实施例提供一种用于可复写式非易失性存储器模块的数据读取方法。此可复写式非易失性存储器模块具有多个存储胞、多条字线与多条位线，每一存储胞与此些字线的其中之一以及此些位线的其中之一电性连接。本数据读取方法包括施加一读取偏压至目标字线，以及施加选择偏压至目标位线，其中此目标字线为这些字线之中与这些存储胞之中的一目标存储胞电性连接的字线并且此目标位线是这些位线之中与目标存储胞电性连接的位线。本数据读取方法也包括施加第一导通偏压至至少一第一字线，并且施加第二导通偏压至此些字线之中的其他字线，其中此至少一第一字线是相邻于上述目标字线的字线并且第一导通偏压小于第二导通偏压。本数据读取方法还包括根据目标存储胞的通道的导通状态输出对应值。[0009]在本发明的一实施例中，上述的数据读取方法还包括:施加第三导通偏压至至少一第二字线，其中此至少一第二字线是字线之中相邻于第一字线的字线，并且第三导通偏压大于第二导通偏压。[0010]在本发明的一实施例中，上述的数据读取方法还包括施加第四导通偏压至连接至可复写式非易失性存储器模块的多个选择栅源极选择晶体管的字线，其中第四导通偏压小于第二导通偏压。[0011]在本发明的一实施例中，上述可复写式非易失性存储器模块为多阶存储胞(MultiLevelCell,MLC)与非(NAND)型快闪存储器模块，读取偏压被设定为第一阈值偏压、第二阈值偏压或第三阈值偏压，第一阈值偏压小于第二阈值偏压并且第二阈值偏压小于第三阈值偏压。并且，上述根据目标存储胞的通道的导通状态输出对应值的步骤包括:当目标存储胞的通道因读取偏压被设定为第二阈值偏压而不会被导通时，识别目标存储胞的最低有效位处于第一状态；当目标存储胞的通道因读取偏压被设定为第二阈值偏压而会被导通时，识别目标存储胞的最低有效位处于第二状态；当目标存储胞的通道因读取偏压被设定为第一阈值偏压而不会被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而不会被导通时，识别目标存储胞的最高有效位处于第二状态；当目标存储胞的通道因读取偏压被设定为第一阈值偏压而不会被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而被导通时，识别目标存储胞的最高有效位处于第一状态；以及当目标存储胞的通道因读取偏压被设定为第一阈值偏压而被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而被导通时，识别目标存储胞的最高有效位处于第二状态。[0012]在本发明的一实施例中，上述可复写式非易失性存储器模块为复数阶存储胞(TrinaryLevelCell，TLC)NAND型快闪存储器模块。并且，读取偏压会被设定为第一阈值偏压、第三阈值偏压、第五阈值偏压与第七阈值偏压以验证目标存储胞的最高有效位的存储状态；读取偏压会被设定为第二阈值偏压与第六阈值偏压以验证目标存储胞的中间有效位的存储状态；并且读取偏压会被设定为第四阈值偏压以验证该目标存储胞的最低有效位的存储状态，其中第一阈值偏压小于第二阈值偏压，第二阈值偏压小于第三阈值偏压，第三阈值偏压小于第四阈值偏压，第四阈值偏压小于第五阈值偏压，第五阈值偏压小于第六阈值偏压并且第六阈值偏压小于第七阈值偏压。[0013]在本发明的一实施例中，上述第二导通偏压为6伏特，上述第一导通偏压为3.5伏特并且上述第三导通偏压为7.5伏特。[0014]在本发明的一实施例中，上述第二导通偏压为6伏特，第一导通偏压为4.5伏特并且第三导通偏压为8.5伏特。[0015]本发明一范例实施例提出一种控制电路，用于读取数据。本控制电路包括接口与存储器管理电路。接口用以电性连接至多个存储胞、多条字线与多条位线，其中每一存储胞与这些字线的其中之一以及此些位线的其中之一电性连接。存储器管理电路电性连接至主机接口与存储器接口。存储器管理电路用以指示施加读取偏压至目标字线并且指示施加选择偏压至目标位线，其中目标字线为此些字线之中与此些存储胞之中的目标存储胞电性连接的字线，并且目标位线是此些位线之中与目标存储胞电性连接的位线。此外，上述存储器管理电路还用以指示施加第一导通偏压至至少一第一字线，且指示施加第二导通偏压至此些字线之中的其他字线，其中该至少一第一字线是此些字线之中相邻于上述目标字线的字线并且第一导通偏压小于第二导通偏压。再者，上述存储器管理电路还用以根据目标存储胞的通道的导通状态输出对应值。[0016]在本发明的一实施例中，上述的存储器管理电路还用以施加第三导通偏压至至少一第二字线，其中该至少一第二字线是此些字线之中相邻于第一字线的字线，其中第三导通偏压大于第二导通偏压。[0017]在本发明的一实施例中，上述的存储器管理电路还用以施加第四导通偏压至连接至可复写式非易失性存储器模块的多个选择栅源极选择晶体管的字线，其中第四导通偏压小于第二导通偏压。[0018]在本发明的一实施例中，上述的可复写式非易失性存储器模块为多阶存储胞(MultiLevelCell,MLC)与非(NAND)型快闪存储器模块，其中存储器管理电路将读取偏压设定为第一阈值偏压、第二阈值偏压或第三阈值偏压，第一阈值偏压小于第二阈值偏压并且第二阈值偏压小于该第三阈值偏压。此外，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第二阈值偏压而不会被导通时，上述存储器管理电路识别目标存储胞的最低有效位处于第一状态。另外，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第二阈值偏压而会被导通时，上述存储器管理电路识别目标存储胞的最低有效位处于第二状态。再者，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第一阈值偏压而不会被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而不会被导通时，上述存储器管理电路识别目标存储胞的最高有效位处于第二状态。此外，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第一阈值偏压而不会被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而被导通时，上述存储器管理电路识别目标存储胞的最高有效位处于第一状态。再者，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第一阈值偏压而被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而被导通时，上述存储器管理电路识别目标存储胞的最闻有效位处于第二状态。[0019]在本发明的一实施例中，上述的可复写式非易失性存储器模块为复数阶存储胞(TrinaryLevelCell，TLC)NAND型快闪存储器模块。在此，存储器管理电路将读取偏压设定为第一阈值偏压、第三阈值偏压、第五阈值偏压与第七阈值偏压以验证目标存储胞的最高有效位的存储状态。此外，存储器管理电路将读取偏压会被设定为第二阈值偏压与第六阈值偏压以验证目标存储胞的中间有效位的存储状态。再者，存储器管理电路将读取偏压会被设定为第四阈值偏压以验证目标存储胞的最低有效位的存储状态。其中，第一阈值偏压小于第二阈值偏压，第二阈值偏压小于第三阈值偏压，第三阈值偏压小于第四阈值偏压，第四阈值偏压小于第五阈值偏压，第五阈值偏压小于第六阈值偏压并且第六阈值偏压小于第七阈值偏压。[0020]本发明一范例实施例提出一种存储器存储装置，其包括连接器、可复写式非易失性存储器模块与存储器控制器。连接器用以电性连接至主机系统。可复写式非易失性存储器模块具有多个存储胞、多条字线与多条位线，每一存储胞与此些字线的其中之一和此些位线的其中之一电性连接。存储器控制器电性连接至连接器与可复写式非易失性存储器模块。在此，存储器控制器用以指示施加读取偏压至目标字线并且指示施加选择偏压至目标位线，其中目标字线为此些字线之中与此些存储胞之中的目标存储胞电性连接的字线，并且目标位线是此些位线之中与目标存储胞电性连接的位线。此外，上述存储器控制器还用以指示施加第一导通偏压至至少一第一字线，且指示施加第二导通偏压至此些字线之中的其他字线，其中该至少一第一字线是此些字线之中相邻于上述目标字线的字线并且第一导通偏压小于第二导通偏压。再者，上述存储器控制器还用以根据目标存储胞的通道的导通状态输出对应值。[0021]在本发明的一实施例中，上述的存储器控制器还用以施加第四导通偏压至连接至可复写式非易失性存储器模块的多个选择栅源极选择晶体管的字线，其中第四导通偏压小于第二导通偏压。[0022]在本发明的一实施例中，上述的存储器控制器还用以指示施加第三导通偏压至至少一第二字线，其中该至少一第二字线是此些字线之中相邻于第一字线的字线，其中第三导通偏压大于第二导通偏压。[0023]在本发明的一实施例中，上述的可复写式非易失性存储器模块为多阶存储胞(MultiLevelCell,MLC)与非(NAND)型快闪存储器模块，其中存储器控制器将读取偏压设定为第一阈值偏压、第二阈值偏压或第三阈值偏压，第一阈值偏压小于第二阈值偏压并且第二阈值偏压小于该第三阈值偏压。此外，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第二阈值偏压而不会被导通时，上述存储器控制器识别目标存储胞的最低有效位处于第一状态。另外，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第二阈值偏压而会被导通时，上述存储器控制器识别目标存储胞的最低有效位处于第二状态。再者，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第一阈值偏压而不会被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而不会被导通时，上述存储器控制器识别目标存储胞的最高有效位处于第二状态。此外，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第一阈值偏压而不会被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而被导通时，上述存储器控制器识别目标存储胞的最高有效位处于第一状态。再者，在上述根据目标存储胞的通道的导通状态输出对应值的运作中，当目标存储胞的通道因读取偏压被设定为第一阈值偏压而被导通并且目标存储胞的通道因读取偏压被设定为第三阈值偏压而被导通时，上述存储器控制器识别目标存储胞的最高有效位处于第二状态。[0024]在本发明的一实施例中，上述的可复写式非易失性存储器模块为复数阶存储胞(TrinaryLevelCell，TLC)NAND型快闪存储器模块。在此，存储器控制器将读取偏压设定为第一阈值偏压、第三阈值偏压、第五阈值偏压与第七阈值偏压以验证目标存储胞的最高有效位的存储状态。此外，存储器控制器将读取偏压会被设定为第二阈值偏压与第六阈值偏压以验证目标存储胞的中间有效位的存储状态。再者，存储器控制器将读取偏压会被设定为第四阈值偏压以验证目标存储胞的最低有效位的存储状态。其中，第一阈值偏压小于第二阈值偏压，第二阈值偏压小于第三阈值偏压，第三阈值偏压小于第四阈值偏压，第四阈值偏压小于第五阈值偏压，第五阈值偏压小于第六阈值偏压并且第六阈值偏压小于第七阈值偏压。[0025]本发明一范例实施例提出一种可复写式非易失性存储器模块，包括:多个存储胞、多条字线、多条位线与控制电路。多条字线电性连接至这些存储胞的至少其中一个存储胞；多条位线电性连接至这些存储胞的至少其中一个存储胞；以及控制电路电性连接至所述多个存储胞、所述多条字线与所述多条位线。控制电路用以指示施加一读取偏压至一目标字线，其中目标字线为这些字线之中与这些存储胞之中的目标存储胞电性连接的字线。控制电路还用以指示施加一选择偏压至一目标位线，其中该目标位线是这些位线之中与该目标存储胞电性连接的位线。控制电路还用以指示施加一第一导通偏压至至少一第一字线，其中该至少一第一字线是这些字线之中相邻于该目标字线的字线。控制电路还用以指示施加一第二导通偏压至这些字线之中的其他字线。控制电路还用以根据该目标存储胞的一通道的一导通状态输出一对应值，其中该第一导通偏压小于该第二导通偏压。[0026]基于上述，本发明范例实施例的数据读取方法、控制电路、可复写式非易失性存储器模块与存储器存储装置能够有效地减低所读取的存储胞的寄生电容效应并提升栅极控制能力，以防止数据读取错误。[0027]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。【专利附图】【附图说明】[0028]图1是根据已知技术所绘示的快闪存储器元件的示意图。[0029]图2是根据一范例实施例所绘示的主机系统与存储器存储装置。[0030]图3是根据一范例实施例所绘示的计算机、输入/输出装置与存储器存储装置的示意图。[0031]图4是根据一范例实施例所绘示的主机系统与存储器存储装置的示意图。[0032]图5是绘示根据一范例实施例所绘示的存储器存储装置的概要方块图。[0033]图6是根据一范例实施例所绘示的可复写式非易失性存储器模块的概要方块图。[0034]图7是根据一范例实施例所绘示的存储胞阵列的示意图。[0035]图8是根据一范例实施例所绘示存储于存储胞阵列中的写入数据所对应的栅极电压的统计分配图。[0036]图9是根据一范例实施例所绘示的验证存储胞的存储状态的示意图。[0037]图10是根据另一范例实施例所绘示的验证存储胞的存储状态的示意图。[0038]图11是根据一范例实施例所绘示的存储器控制器的概要方块图。[0039]图12是根据本发明一范例实施例所绘示的施加偏压至字线与位线以从存储胞中读取数据的范例示意图。[0040]图13是根据本发明范例实施例所绘示的数据读取方法的流程图。[0041]【主要元件符号说明】[0042]1:快闪存储器元件[0043]2:电荷补捉层[0044]3:控制栅极[0045]4:穿遂氧化层[0046]5:多晶娃间介电层[0047]1000:主机系统[0048]1100:计算机[0049]1102:微处理器[0050]1104:随机存取存储器[0051]1106:输入/输出装置[0052]1108:系统总线[0053]1110:数据传输接口[0054]1202:鼠标[0055]1204:键盘[0056]1206:显示器[0057]1252:打印机[0058]I256:随身碟[0059]1214:存储卡[0060]1216:固态硬盘[0061]1310:数字相机[0062]1312:SD卡[0063]1314:MMC卡[0064]1316:记忆棒[0065]1318:CF卡[0066]1320:嵌入式存储装置`[0067]100:存储器存储装置[0068]102:连接器[0069]104:存储器控制器[0070]106:可复写式非易失性存储器模块[0071]2202:存储胞阵列[0072]2204:字线控制电路[0073]2206:位线控制电路[0074]2208:列解码器[0075]2210:数据输入/输出缓冲器[0076]2212:控制电路[0077]702:存储胞[0078]702(D):目标存储胞[0079]704:位线[0080]704(D):目标位线[0081]706、706(D+1)、706(D+2)、706(D-1)、706(D-2):字线[0082]706⑶:目标字线[0083]708:源极线[0084]712:选择栅漏极晶体管[0085]714:选择栅源极晶体管[0086]VA:第一阈值电压[0087]VB:第二阈值电压[0088]VC:第三阈值电压[0089]VD:第四阈值电压[0090]VE:第五阈值电压[0091]VF:第六阈值电压[0092]VG:第七阈值电压[0093]202:存储器管理电路[0094]206:存储器接口[0095]252:缓冲存储器[0096]254:电源管理电路[0097]256:错误检查与校正电路[0098]S1301、S1303、S1305:数据读取方法的步骤【具体实施方式】[0099]—般而言,存储器存储装置(亦称,存储器存储系统)包括可复写式非易失性存储器模块与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。[0100]图2是根据一范例实施例所绘示的主机系统与存储器存储装置。[0101]请参照图2,主机系统1000—般包括计算机1100与输入/输出(input/output,I/O)装置1106。计算机1100包括微处理器1102、随机存取存储器(randomaccessmemory,RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图3的鼠标1202、键盘1204、显示器1206与打印机1252。必须了解的是，图3所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。[0102]在本发明实施例中，存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的运作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图3所示的随身碟1256、存储卡1214或固态硬盘(SolidStateDrive,SSD)1216等的可复写式非易失性存储器存储装置。[0103]一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以计算机系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数字相机、摄影机、通信装置、音讯播放器或视频播放器等系统。例如，在主机系统为数字相机(摄影机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memorystick)1316、CF卡1318或嵌入式存储装置1320(如图4所示)。嵌入式存储装置1320包括嵌入式多媒体卡(EmbeddedMMC，eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。[0104]图5是绘示根据一范例实施例所绘示的存储器存储装置的概要方块图。[0105]请参照图5，存储器存储装置100包括连接器102、存储器控制器104与可复写式非易失性存储器模块106。[0106]在本范例实施例中，连接器102是相容于通用串行总线(UniversalSerialBus,USB)标准。然而，必须了解的是，本发明不限于此，连接器102也可以是符合并行先进附件(ParallelAdvancedTechnologyAttachment,PATA)标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers,IEEE)1394标准、高速夕卜围组件互连接口(PeripheralComponentInterconnectExpress,PCIExpress)标准、安全数字(SecureDigital,SD)接口标准、串行先进附件(SerialAdvancedTechnologyAttachment,SATA)标准、超高速一代(UltraHighSpeed-1,UHS_I)接口标准、超高速二代(UltraHighSpeed-1I,UHS-1I)接口标准、记忆棒(MemoryStick,MS)接口标准、多媒体存储卡(MultiMediaCard,MMC)接口标准、炭入式多媒体存储卡(EmbeddedMultimediaCard,eMMC)接口标准、通用快闪存储器(UniversalFlashStorage,UFS)接口标准、小型快闪(CompactFlash,CF)接口标准、整合式驱动电子接口(IntegratedDeviceElectronics,IDE)标准或其他适合的标准。[0107]存储器控制器104用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块106中进行数据的写入、读取与抹除等运作。[0108]可复写式非易失性存储器模块106是电性连接至存储器控制器104，并且用以存储主机系统1000所写入的数据。在本范例实施例中，可复写式非易失性存储器模块106为多阶存储胞(MultiLevelCell，MLC)NAND型快闪存储器模块(即，一个存储胞中可存储2个位数据的快闪存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块106也可是单阶存储胞(SingleLevelCell，SLC)NAND型快闪存储器模块(S卩，一个存储胞中可存储I个位数据的快闪存储器模块)、复数阶存储胞(TrinaryLevelCell，TLC)NAND型快闪存储器模块(即，一个存储胞中可存储3个位数据的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。[0109]图6是根据一范例实施例所绘示的可复写式非易失性存储器模块的概要方块图。[0110]请参照图6，可复写式非易失性存储器模块106包括存储胞阵列2202、字线控制电路2204、位线控制电路2206、列解码器(columndecoder)2208、数据输入/输出缓冲器2210与控制电路2212。[0111]存储胞阵列2202包括用以存储数据的多个存储胞702、多个选择栅漏极(selectgatedrain,S⑶)晶体管712与多个选择栅源极(selectgatesource,SGS)晶体管714、以及连接此些存储胞的多条位线704、多条字线706、与共用源极线708(如图7所示)。存储胞702是以阵列方式配置在位线704与字线706的交叉点上。当从存储器控制器130接收到写入指令或读取数据时，控制电路2212会控制字线控制电路2204、位线控制电路2206、列解码器2208、数据输入/输出缓冲器2210来写入数据至存储器阵列202或从存储器阵列202中读取数据，其中字线控制电路2204用以控制施加至字线706的偏压，位线控制电路2206用以控制施加至位线704的偏压，列解码器2208依据指令中的解码行地址以选择对应的位线，并且数据输入/输出缓冲器2210用以暂存数据。[0112]在本范例实施例中，可复写式非易失性存储器模块106为MLCNAND型快闪存储器模块，其使用多种栅极电压来代表多位元(bits)的数据。具体来说，存储胞阵列2202的每一存储胞具有多个存储状态，并且此些存储状态是以多个阈值偏压来区分。[0113]图8是根据一范例实施例所绘示存储于存储胞阵列中的写入数据所对应的栅极电压的统计分配图。[0114]请参照图8，以MLCNAND型快闪存储器为例，每一存储胞中的栅极电压可依据第一阈值偏压VA、第二阈值偏压VB与第三阈值偏压VC而区分为4种存储状态，并且此些存储状态分别地代表"11"、〃10〃、"00〃与"01"。换句话说，每一个存储状态包括最低有效位(LeastSignificantBit,LSB)以及最高有效位(MostSignificantBit,MSB)。在本范例实施例中，存储状态(即，〃11〃、〃10〃、〃00〃与"01")中从左侧算起的第I个位的值为LSB,而从左侧算起的第2个位的值为MSB。因此，在第一范例实施例中，每一存储胞可存储2个位数据。必须了解的是，图8所绘示的栅极电压及其存储状态的对应仅为一个范例。在本发明另一范例实施例中，栅极电压与存储状态的对应也可是随着栅极电压越大而以"11"、〃10"、"01"与"00"排列。或者，栅极电压所对应的存储状态也可为对实际存储值进行映射或反相后的值，此外，在另一范例时实例中，也可定义从左侧算起的第I个位的值为MSB，而从左侧算起的第2个位的值为LSB。[0115]在本范例实施例中，每一存储胞可存储2个位数据，因此同一条字线上的存储胞会构成2个实体页面(即，下实体页面与上实体页面)的存储空间。也就是说，每一存储胞的LSB是对应下实体页面，并且每一存储胞的MSB是对应上实体页面。此外,在存储胞阵列2202中数个实体页面会构成一个实体区块，并且实体区块为执行抹除运作的最小单位。亦即，每一实体区块含有最小数目之一并被抹除的存储胞。[0116]存储胞阵列2202的存储胞的数据写入(或称为程序化)是利用施加一特定端点的电压，例如是控制栅极电压来改变栅极中的一电荷补捉层的电子量，因而改变了存储胞的通道的导通状态，以呈现不同的存储状态。例如，当下页面数据为I且上页面数据为I时，控制电路2212会控制字线控制电路2204不改变存储胞中的栅极电压，而将存储胞的存储状态保持为〃11〃。当下页面数据为I且上页面数据为O时，字线控制电路2204会在控制电路2212的控制下改变存储胞中的栅极电压，而将存储胞的存储状态改变为"10"。当下页面数据为O且上页面数据为O时，字线控制电路2204会在控制电路2212的控制下改变存储胞中的栅极电压，而将存储胞的存储状态改变为"00"。并且，当下页面数据为O且上页面数据为I时，字线控制电路2204会在控制电路2212的控制下改变存储胞中的栅极电压，而将存储胞的存储状态改变为"01"。[0117]图9是根据一范例实施例所绘示的验证存储胞的存储状态的示意图。[0118]请参照图9，存储胞阵列2202的存储胞的读取运作是通过施加读取偏压于控制门(栅极)(controlgate),通过存储胞的通道(存储胞用以电连接位线与源极线的路径,例如是存储胞源极至漏极间的路径)的导通状态，来识别存储胞存储的数据。在读取下页数据的运作中，字线控制电路2204会使用第二阈值偏压VB作为读取偏压来施加至存储胞并且依据存储胞的通道是否导通和对应的运算式(I)来判断下页数据的值:[0119]LSB=(VB)Lower_prel(I)[0120]其中(VB)LoWer_prel表示通过施加第二阈值偏压VB而获得的第I下页验证值。[0121]例如，当第二阈值偏压VB小于存储胞的栅极电压时，存储胞的通道不会导通并输出值’O’的第I下页验证值，由此LSB会被识别处于第一状态为O。例如，当第二阈值偏压VB大于存储胞的栅极电压时，存储胞的通道会导通并输出值’I’的第I下页验证值，由此此LSB会被识别处于第二状态。在此，第一状态被识别为’O’并且第二状态被识别为‘I’。也就是说，用以呈现LSB为I的栅极电压与用以呈现LSB为O的栅极电压可通过第二阈值偏压VB而被区分。[0122]在读取上页数据的运作中，字线控制电路2204会分别地使用第三阈值偏压VC与第一阈值偏压VA作为读取偏压来施加至存储胞并且依据存储胞的通道是否导通和对应的运算式(2)来判断上页数据的值:[0123]MSB=((VA)Upper_pre2)xorC(VC)Upper_prel)(2)[0124]其中(VC)Upper_prel表示通过施加第三阈值偏压VC而获得的第I上页验证值，并且(VA)Upper_pre2表示通过施加第一阈值偏压VA而获得的第2上页验诈值，其中符号“~”代表反相。此外，在本范例实施例中，当第三阈值偏压VC小于存储胞的栅极电压时，存储胞的通道不会导通并输出值’O’的第I上页验证值((VC)Upper_prel)，当第一阈值偏压VA小于存储胞的栅极电压时，存储胞的通道不会导通并输出值’O’的第2上页验证值((VA)Upper_pre2)。[0125]因此，在本范例实施例中，依照运算式(2)，当第三阈值偏压VC与第一阈值偏压VA皆小于存储胞的栅极电压时，在施加第三阈值偏压VC下存储胞的通道不会导通并输出值’O’的第I上页验证值并且在施加第一阈值偏压VA下存储胞的通道不会导通并输出值’O’的第2上页验证值。此时，MSB会被识别为处于第二状态，即，‘I’。[0126]例如，当第三阈值偏压VC大于存储胞的栅极电压且第一阈值偏压VA小于存储胞的栅极电压小于存储胞的栅极电压时，在施加第三阈值偏压VC下存储胞的通道会导通并输出值’I’的第I上页验证值，并且在施加第一阈值偏压VA下存储胞的通道不会导通并输出值’O’的第2上页验证值。此时，MSB会被识别为处于第一状态，即，‘O’。[0127]例如，当第三阈值偏压VC与第一阈值偏压VA皆大于存储胞的栅极电压时，在施加第三阈值偏压VC下，存储胞的通道会导通并输出值’I’的第I上页验证值，并且在施加第一阈值偏压VA下存储胞的通道会导通并输出值’I’的第2上页验证值。此时，MSB会被识别为处于第二状态，即，‘I’。[0128]必须了解的是，尽管本发明是以MLCNAND型快闪存储器来作说明。然而，本发明不限于此，其他多层存储胞NAND型快闪存储器也可依据上述原理进行数据的读取。[0129]例如，以TLCNAND型快闪存储器为例(如图10所示)，每一个存储状态包括左侧算起的第I个位的最低有效位LSB、从左侧算起的第2个位的中间有效位(CenterSignificantBit,CSB)以及从左侧算起的第3个位的最高有效位MSB，其中LSB对应下页面，CSB对应中页面，MSB对应上页面。在此范例中，每一存储胞中的栅极电压可依据第一阈值偏压VA、第二阈值偏压VB、第三阈值偏压VC、第四阈值偏压VD、第五阈值偏压VE、第六阈值偏压VF与第七阈值偏压VG而区分为8种存储状态(即，"111"、"110"、"100"、"101"、"001"、"000"、"010〃与"011")。再例如，以SLCNAND型快闪存储器为例(未绘示)，每一个存储状态仅能存储一个位数据，因此，每一存储胞中的栅极电压可依据一个阈值偏压来识别存储胞的存储状态(即，"I"、"O")。[0130]图11是根据一范例实施例所绘示的存储器控制器的概要方块图。必须了解的是，图11所示的存储器控制器的结构仅为一范例，本发明不以此为限。[0131]请参照图11，存储器控制器104包括存储器管理电路202、主机接口204与存储器接口206。[0132]存储器管理电路202用以控制存储器控制器104的整体运作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。[0133]在本范例实施例中，存储器管理电路202的控制指令是以固件型式来实作。例如，存储器管理电路202具有微处理器单元(未绘示)与只读存储器(未绘示)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。[0134]在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序代码型式存储于可复写式非易失性存储器模块106的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未绘示)、只读存储器(未绘示)及随机存取存储器(未绘示)。特别是，此只读存储器具有驱动码，并且当存储器控制器104被致能时，微处理器单元会先执行此驱动码段来将存储于可复写式非易失性存储器模块106中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。[0135]此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件型式来实作。例如，存储器管理电路202包括微控制器、存储胞管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储胞管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储胞管理电路用以管理可复写式非易失性存储器模块106的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块106下达写入指令以将数据写入至可复写式非易失性存储器模块106中；存储器读取电路用以对可复写式非易失性存储器模块106下达读取指令以从可复写式非易失性存储器模块106中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块106下达抹除指令以将数据从可复写式非易失性存储器模块106中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块106的数据以及从可复写式非易失性存储器模块106中读取的数据。[0136]主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是相容于USB标准。然而，必须了解的是本发明不限于此，主机接口204也可以是相容于PATA标准、IEEE1394标准、PCIExpress标准、SD标准、SATA标准、UHS-1接口标准、UHS-1I接口标准、MS标准、MMC标准、eMMC接口标准、UFS接口标准、CF标准、IDE标准或其他适合的数据传输标准。[0137]存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块106。也就是说，欲写入至可复写式非易失性存储器模块106的数据会经由存储器接口206转换为可复写式非易失性存储器模块106所能接受的格式。[0138]在本发明一范例实施例中，存储器控制器104还包括缓冲存储器252、电源管理电路254以及错误检查与校正电路256。[0139]缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块106的数据。[0140]电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。[0141]错误检查与校正电路256是电性连接至存储器管理电路202并且用以执行错误检查与校正程序以确保数据的正确性。在本范例实施例中，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检查与校正电路256会为对应此写入指令的数据产生对应的错误检查与校正码(ErrorCheckingandCorrectingCode,ECCCode),并且存储器管理电路202会将对应此写入指令的数据与对应的错误检查与校正码写入至可复写式非易失性存储器模块106中。之后，当存储器管理电路202从可复写式非易失性存储器模块106中读取数据时会同时读取此数据对应的错误检查与校正码，并且错误检查与校正电路256会依据此错误检查与校正码对所读取的数据执行错误检查与校正程序。具体来说，错误检查与校正电路256会被设计能够校正一数目的错误位(以下称为最大可校正错误位数)。例如，最大可校正错误位数为24。倘若发生在所读取的数据的错误位的数目非大于24个时，错误检查与校正电路256就能够依据错误校正码将错误位校正回正确的值。反之，错误检查与校正电路256就会回报错误校正失败且存储器管理电路202会将指示数据已遗失的讯息传送给主机系统1000。[0142]如上所述，当欲从存储胞中读取数据时，存储器控制器104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路对连接至欲读取的存储胞(以下称为目标存储胞)的字线(以下称为目标字线)施加读取偏压，以验证存储胞的通道存储状态。此外，存储器控制器104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路对连接至目标存储胞的位线(以下称为目标位线)施加选择偏压且对非连接至目标存储胞的字线施加导通偏压，以使连接至目标位线的其他存储胞的通道会被导通。特别是，在本范例实施例中，存储器控制器104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路对不同位置的字线施加不同的导通偏压，以降低目标存储胞的寄生电容效应，进而增加对目标存储胞的栅极控制能力。[0143]图12是根据本发明一范例实施例所绘示的施加偏压至字线与位线以从存储胞中读取数据的范例示意图。[0144]请参照图12，当欲读取目标存储胞702(D)中的数据时，存储器控制器104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路施加读取偏压至连接至目标存储胞702(D)的目标字线706(D)，并且施加选择偏压至连接至目标存储胞702(D)的目标位线704(D)。同时，存储器控制器104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路施加具较低电压的导通偏压(以下称为第一导通偏压)至邻近目标字线706(D)的字线706(D+1)与706(D-1)，施加具较高电压的导通偏压(以下称为第三导通偏压)至相邻于字线706(D+1)与706(D-1)的字线706(D+2)与706(D-2)并且施加正常的导通偏压(以下称为第二导通偏压)至其他字线。在本范例实施例中，第一导通偏压是小于第二导通偏压并且第三导通偏压是大于第二导通偏压。[0145]具体来说，当对连接至目标存储胞的目标字线施加读取偏压并且对非连接至目标存储胞的字线施加导通偏压时，施加至相邻于目标存储胞的目标字线上的导通偏压会增加目标存储胞的栅极中的一电荷补捉层的电子量，导致目标存储胞的栅极控制能力下降并且造成数据读取错误。在本范例实施例中，相邻于目标字线的字线与被施加具较低电压的第一导通偏压以防止邻近字线上的存储胞与目标存储胞产生电荷耦合，而造成数据读取错误。此外，相邻于被施加较低电压的字线的字线(例如，图12所示的字线706(D+2)与706(D-2))会被施加具较高电压的偏压，以使连接于目标位线和被施加较低电压的字线的存储胞的通道被导通，以完成数据的读取。例如，以10纳米技术制造的可复写式非易失性存储器模块为例，第一导通偏压可被设定为3.5伏特，第二导通偏压可被设定为6伏特，并且第三导通偏压可被设定为7.5伏特。再例如，以13纳米技术制造的可复写式非易失性存储器模块为例，第一导通偏压可被设定为4.5伏特，第二导通偏压可被设定为6伏特，并且第三导通偏压可被设定为8.5伏特。[0146]值得一提的是，在本范例实施例中，在进行读取时，存储器控制器104(或存储器管理电路202)会指示可复写式非易失性存储器模块106的控制电路施加第二导通偏压至连接选择栅源极晶体管的字线。然而，本发明另一范例实施例中，在进行读取时，存储器控制器104(或存储器管理电路202)也可指示可复写式非易失性存储器模块106的控制电路施加第四导通偏压至连接选择栅源极晶体管的字线，其中第四导通偏压小于第二导通偏压。[0147]图13是根据本发明范例实施例所绘示的数据读取方法的流程图。[0148]请参照图13，当欲从目标存储胞中读取数据时，在步骤S1301中，存储器控制器104(或存储器管理电路202)会指示施加选择偏压至连接至目标存储胞的目标位线。也就是说，电压大于O的选择偏压为被施加至连接至目标存储胞的目标位线并且其他非连接至目标存储胞的位线不会被施加偏压。[0149]在步骤S1303中，存储器控制器104(或存储器管理电路202)会指示施加读取偏压至连接至目标存储胞的目标字线，施加具较低电压的第一导通偏压至相邻于目标字线的字线(亦称为第一字线)，施加具较高电压的第三导通偏压至相邻于被施加较低电压的字线的字线(亦称为第二字线)并且施加第二导通偏压至其他字线。例如，在可复写式非易失性存储器模块106为MLCNAND型快闪存储器模块时，存储器控制器104(或存储器管理电路202)会依据欲读取的数据位元位置，将读取偏压设定为上述第一阈值偏压、第二阈值偏压或第三阈值偏压。[0150]在步骤S1305中，存储器控制器104(或存储器管理电路202)会根据目标存储胞的通道的导通状态输出对应值。根据存储胞的通道的导通状态来识别存储胞的栅极电压的状态以输出对应值的方式已配合图9详细描述如上，在此不再重复说明。[0151]值得一提的是，尽管在本范例实施例中存储器管理电路202是实作在存储器控制器104中但本发明不限於此。在本发明另一范例实施例中，存储器管理电路202亦可实作在可复写式非易失性存储器模块106的控制电路2212中并通过一接口电性连接至可复写式非易失性存储器模块106的存储胞阵列2202。[0152]综上所述，本发明范例实施例的数据读取方法存储器控制器与存储器存储装置能够有效地减低邻近字线对欲读取的存储胞的通道的寄生电容效应，由此提升对欲读取的存储胞的栅极控制能力，以避免数据读取错误。[0153]虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。【权利要求】1.一种数据读取方法，用于一可复写式非易失性存储器模块，该可复写式非易失性存储器模块具有多个存储胞、多条字线与多条位线，每一这些存储胞与这些字线的其中一条字线以及这些位线的其中一条位线电性连接，该数据读取方法包括:施加一读取偏压至一目标字线，其中该目标字线为这些字线之中与这些存储胞之中的一目标存储胞电性连接的字线；施加一选择偏压至一目标位线，其中该目标位线是这些位线之中与该目标存储胞电性连接的位线；施加一第一导通偏压至至少一第一字线，其中该至少一第一字线是这些字线之中相邻于该目标字线的字线；施加一第二导通偏压至这些字线之中的其他字线；以及根据该目标存储胞的一通道的一导通状态输出一对应值，其中该第一导通偏压小于该第二导通偏压。2.如权利要求1所述的数据读取方法，还包括:施加一第三导通偏压至至少一第二字线，其中该至少一第二字线是这些字线之中相邻于该第一字线的字线，其中该第三导通偏压大于该第二导通偏压。3.如权利要求1所述的数据读取方法，还包括:·施加一第四导通偏压至连接至该可复写式非易失性存储器模块的多个选择栅源极选择晶体管的字线，其中该第四导通偏压小于该第二导通偏压。4.如权利要求2所述的数据读取方法，其中该可复写式非易失性存储器模块为多阶存储胞与非型快闪存储器模块，该读取偏压被设定为一第一阈值偏压、一第二阈值偏压或一第三阈值偏压，该第一阈值偏压小于该第二阈值偏压并且该第二阈值偏压小于该第三阈值偏压，其中根据该目标存储胞的通道的导通状态输出该对应值的步骤包括:当该目标存储胞的通道因该读取偏压被设定为该第二阈值偏压而不会被导通时，识别该目标存储胞的一最低有效位处于一第一状态；当该目标存储胞的通道因该读取偏压被设定为该第二阈值偏压而会被导通时，识别该目标存储胞的该最低有效位处于一第二状态；当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而不会被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而不会被导通时，识别该目标存储胞的该最闻有效位处于该第状态；当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而不会被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而被导通时，识别该目标存储胞的一最高有效位处于该第一状态；以及当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而被导通时，识别该目标存储胞的该最闻有效位处于该第状态。5.如权利要求2所述的数据读取方法，其中该可复写式非易失性存储器模块为复数阶存储胞与非型快闪存储器模块，其中该读取偏压会被设定为一第一阈值偏压、一第三阈值偏压、一第五阈值偏压与一第七阈值偏压以验证该目标存储胞的一最高有效位的一存储状态，其中该读取偏压会被设定为一第二阈值偏压与一第六阈值偏压以验证该目标存储胞的一中间有效位的一存储状态，其中该读取偏压会被设定为一第四阈值偏压以验证该目标存储胞的一最低有效位的一存储状态，其中该第一阈值偏压小于该第二阈值偏压，该第二阈值偏压小于该第三阈值偏压，该第三阈值偏压小于该第四阈值偏压，该第四阈值偏压小于该第五阈值偏压，该第五阈值偏压小于该第六阈值偏压并且该第六阈值偏压小于该第七阈值偏压。6.如权利要求2所述的数据读取方法，其中该第二导通偏压为6伏特，该第一导通偏压为3.5伏特并且该第三导通偏压为7.5伏特。7.如权利要求2所述的数据读取方法，其中该第二导通偏压为6伏特，该第一导通偏压为4.5伏特并且该第三导通偏压为8.5伏特。8.—种控制电路，用于读取数据，该控制电路包括:一接口，用以电性连接至多个存储胞、多条字线与多条位线，其中每一这些存储胞与这些字线的其中一条字线以及这些位线的其中一条位线电性连接；以及一存储器管理电路，电性连接至所述接口，其中所述存储器管理电路用以施加一读取偏压至一目标字线，其中该目标字线为这些字线之中与这些存储胞之中的一目标存储胞电性连接的字线，其中所述存储器管理电路还用以施加一选择偏压至一目标位线，其中该目标位线是这些位线之中与该目标存储胞电性连接的位线，其中所述存储器管理电路还用以指示施加一第一导通偏压至至少一第一字线，其中该至少一第一字线是这些字线之中相邻于该目标字线的字线，其中所述存储器管理电路还用以指示施加一第二导通偏压至这些字线之中的其他字线，其中所述存储器管理电路还用以根据该目标存储胞的一通道的一导通状态输出一对应值，其中该第一导通偏压小于该第二导通偏压。9.如权利要求8所述的控制电路，其中所述存储器管理电路还用以指示施加一第三导通偏压至至少一第二字线，其中该至少一第二字线是这些字线之中相邻于该第一字线的字线，其中该第三导通偏压大于该第二导通偏压。10.如权利要求8所述的控制电路，其中所述存储器管理电路还用以指示施加一第四导通偏压至连接至该可复写式非易失性存储器模块的多个选择栅源极选择晶体管的字线，其中该第四导通偏压小于该第二导通偏压。11.如权利要求9所述的控制电路，其中该可复写式非易失性存储器模块为多阶存储胞与非型快闪存储器模块，其中该存储器管理电路将该读取偏压设定为一第一阈值偏压、一第二阈值偏压或一第三阈值偏压，该第一阈值偏压小于该第二阈值偏压并且该第二阈值偏压小于该第三阈值偏压，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第二阈值偏压而不会被导通时，所述存储器管理电路识别该目标存储胞的一最低有效位处于一第一状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第二阈值偏压而会被导通时，所述存储器管理电路识别该目标存储胞的该最低有效位处于一第二状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而不会被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而不会被导通时，所述存储器管理电路识别该目标存储胞的该最高有效位处于该第二状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而不会被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而被导通时，所述存储器管理电路识别该目标存储胞的一最高有效位处于该第一状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而被导通时，所述存储器管理电路识别该目标存储胞的该最闻有效位处于该第二状态。12.如权利要求9所述的控制电路，其中该可复写式非易失性存储器模块为复数阶存储胞与非型快闪存储器模块，其中该存储器管理电路将该读取偏压设定为一第一阈值偏压、一第三阈值偏压、一第五阈值偏压与一第七阈值偏压以验证该目标存储胞的一最高有效位的一存储状态，其中该存储器管理电路将该读取偏压会被设定为一第二阈值偏压与一第六阈值偏压以验证该目标存储胞的一中间有效位的一存储状态，其中该存储器管理电路将该读取偏压会被设定为一第四阈值偏压以验证该目标存储胞的一最低有效位的一存储状态，其中该第一阈值偏压小于该第二阈值偏压，该第二阈值偏压小于该第三阈值偏压，该第三阈值偏压小于该第四阈值偏压，该第四阈值偏压小于该第五阈值偏压，该第五阈值偏压小于该第六阈值偏压并且该第六阈值偏压小于该第七阈值偏压。13.如权利要求9所述的控制电路，其中该第二导通偏压为6伏特，该第一导通偏压为。3.5伏特并且该第三导通偏压为7.5伏特。14.如权利要求9所述的控制电路，其中该第二导通偏压为6伏特，该第一导通偏压为。4.5伏特并且该第三导通偏压为8.5伏特。15.一种存储器存储装置，包括:一连接器，用以电性连接至一主机系统；一可复写式非易失性存储器模块，其中该可复写式非易失性存储器模块具有多个存储胞、多条字线与多条位线，每一这些存储胞与这些字线的其中一条字线以及这些位线的其中一条位线电性连接；以及一存储器控制器，电性连接至所述连接器与所述可复写式非易失性存储器模块，其中所述存储器控制器用以指示施加一读取偏压至一目标字线，其中该目标字线为这些字线之中与这些存储胞之中的一目标存储胞电性连接的字线，其中所述存储器控制器还用以指示施加一选择偏压至一目标位线，其中该目标位线是这些位线之中与该目标存储胞电性连接的位线，其中所述存储器控制器还用以指示施加一第一导通偏压至至少一第一字线，其中该至少一第一字线是这些字线之中相邻于该目标字线的字线，其中所述存储器控制器还用以指示施加一第二导通偏压至这些字线之中的其他字线，其中所述存储器控制器还用以根据该目标存储胞的一通道的一导通状态输出一对应值，其中该第一导通偏压小于该第二导通偏压。16.如权利要求15所述的存储器存储装置，其中所述存储器控制器还用以指示施加一第三导通偏压至至少一第二字线，其中该至少一第二字线是这些字线之中相邻于该第一字线的字线，其中该第三导通偏压大于该第二导通偏压。17.如权利要求15所述的存储器存储装置，其中所述存储器控制器还用以指示施加一第四导通偏压至连接至该可复写式非易失性存储器模块的多个选择栅源极选择晶体管的字线，其中该第四导通偏压小于该第二导通偏压。18.如权利要求16所述的存储器存储装置，其中该可复写式非易失性存储器模块为多阶存储胞与非型快闪存储器模块，该读取偏压被设定为一第一阈值偏压、一第二阈值偏压或一第三阈值偏压，该第一阈值偏压小于该第二阈值偏压并且该第二阈值偏压小于该第三阈值偏压，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第二阈值偏压而不会被导通时，所述存储器管理电路识别该目标存储胞的一最低有效位处于一第一状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第二阈值偏压而会被导通时，所述存储器控制器识别该目标存储胞的该最低有效位处于一第二状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而不会被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而不会被导通时，所述存储器控制器识别该目标存储胞的该最高有效位处于该第二状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而不会被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而被导通时，所述存储器控制器识别该目标存储胞的一最高有效位处于该第一状态，其中在根据该目标存储胞的通道的导通状态输出该对应值的运作中，当该目标存储胞的通道因该读取偏压被设定为该第一阈值偏压而被导通并且该目标存储胞的通道因该读取偏压被设定为该第三阈值偏压而被导通时，所述存储器控制器识别该目标存储胞的该最高有效位处于该第二状态。19.如权利要求16所述的存储器存储装置，其中该可复写式非易失性存储器模块为复数阶存储胞与非型快闪存储器模块，其中该存储器控制器将该读取偏压设定为一第一阈值偏压、一第三阈值偏压、一第五阈值偏压与一第七阈值偏压以验证该目标存储胞的一最高有效位的一存储状态，其中该存储器控制器将该读取偏压会被设定为一第二阈值偏压与一第六阈值偏压以验证该目标存储胞的一中间有效位的一存储状态，其中该存储器控制器将该读取偏压会被设定为一第四阈值偏压以验证该目标存储胞的一最低有效位的一存储状态，其中该第一阈值偏压小于该第二阈值偏压，该第二阈值偏压小于该第三阈值偏压，该第三阈值偏压小于该第四阈值偏压，该第四阈值偏压小于该第五阈值偏压，该第五阈值偏压小于该第六阈值偏压并且该第六阈值偏压小于该第七阈值偏压。20.如权利要求16所述的存储器存储装置，其中该第二导通偏压为6伏特，该第一导通偏压为3.5伏特并且该第三导通偏压为7.5伏特。21.如权利要求16所述的存储器存储装置，其中该第二导通偏压为6伏特，该第一导通偏压为4.5伏特并且该第三导通偏压为8.5伏特。22.一种可复写式非易失性存储器模块，包括:多个存储胞；多条字线，电性连接至这些存储胞的至少其中一个存储胞；多条位线，电性连接至这些存储胞的至少其中一个存储胞；以及一控制电路，电性连接至所述多个存储胞、所述多条字线与所述多条位线，其中所述控制电路用以指示施加一读取偏压至一目标字线，其中该目标字线为这些字线之中与这些存储胞之中的一目标存储胞电性连接的字线，其中所述控制电路还用以指示施加一选择偏压至一目标位线，其中该目标位线是这些位线之中与该目标存储胞电性连接的位线，其中所述控制电路还用以指示施加一第一导通偏压至至少一第一字线，其中该至少一第一字线是这些字线之中相邻于该目标字线的字线，其中所述控制电路还用以指示施加一第二导通偏压至这些字线之中的其他字线，其中所述控制电路还用以根据该目标存储胞的一通道的一导通状态输出一对应值，其中该第一导通偏压小于该第二导通偏压。【文档编号】G11C16/26GK103594116SQ201310024491【公开日】2014年2月19日申请日期:2013年1月23日优先权日:2012年8月15日【发明者】白田理一郎,林纬申请人:群联电子股份有限公司