移位寄存器及包含其的多级移位寄存器电路的制作方法
【专利摘要】本发明提供一种移位寄存器及包含其的多级移位寄存器电路，且第n级移位寄存器包括：升压控制部、输出电路、下拉控制部、稳压电路和下拉电路，升压控制部包括一级升压部和二级升压部，其用以响应第一电压与第n-1级触发信号的电位输出第一控制信号；输出电路响应第一控制信号以输出第n级扫描信号和触发信号；下拉控制部响应第一控制信号以选择第一电压或者第二电压作为第二控制信号输出；稳压电路响应第二控制信号以维持第二节点、第n级扫描信号和触发信号的电位；下拉电路响应第n+x级触发信号以下拉第二节点和第n级触发信号的电位至第二电压对应电位。本发明可有效消除晶体管阈值电压对电路的影响，以提高移位寄存器驱动能力。
【专利说明】移位寄存器及包含其的多级移位寄存器电路
【技术领域】
[0001]本发明涉及显示驱动【技术领域】，尤其是一种具有较强驱动能力的移位寄存器及包含其的多级移位寄存器电路。
【背景技术】
[0002]如今，在液晶显示器的栅极驱动电路中使用多级移位寄存器电路，并利用GOA(Gate on Array)技术将栅极驱动电路一并制作于玻璃基板上，是目前薄膜晶体管液晶显示器技术上的主流，其具有节省电路板PCB成本、简化制造工艺以及增加玻璃基板利用率等优势。常规设计中，多级移位寄存器电路中包括了多个级联的移位寄存器，每一级移位寄存器输出的信号即可以启动下一级移位寄存器，从而产生显示器所需的多路扫描信号。
[0003]如图1所示，为图1为现有技术中移位寄存器的电路架构图，在这一实例中，以第η级移位寄存器为例，该移位寄存器10由5个晶体管和I个电容组成，其中，晶体管Ml电性连接于上一级移位寄存器输出端与节点A(η)之间，晶体管M2电性连接于节点Α(η)与低电位电压源之间，晶体管M3电性连接于第二脉冲信号源与当级输出端之间，晶体管Μ4电性连接于当级输出端与低电位电压源之间，晶体管Μ5与电容CI均电性连接于节点A (η)与当级输出端之间。接着，进一步参考图2，为图1中移位寄存器工作时各个信号的波形时序图，在TO至Tl时段间，上一级移位寄存器的输出信号Vout (η-1)处于高电位，晶体管Ml响应该上一级输出信号Vout (η-1)以将处于高电位的电压灌入节点Α(η)，理想状态下节点Α(η)的电位Va会被拉高至VGH，进而打开晶体管M3 ;故在Tl至Τ2时段间，藉由导通的晶体管M3，第二脉冲信号CLK2可以拉高当级输出信号Vout (η)的电位，同时，导通的晶体管Μ5与电容Cl则可以辅助维持当级输出端的电位；而在下一个阶段，即在Τ2至Τ3时段间，第一脉冲信号CLKl与下一级移位寄存器的输出信号Vout (η+1)均处于高电位，所以晶体管Μ4的导通可以拉低当级输出信号Vout (η)的电位至低位电位，而晶体管M2的导通则会拉低节点Α(η)电位Va，从而使得晶体管M3截止。
[0004]如上述现有技术中的移位寄存器的驱动原理可以看出，能否驱动当级的移位寄存器输出，关键在于能否拉高节点A(η)电位Va，然而，在现有技术中，由于晶体管阈值电压的存在，所以如图2所示的实施例中，由于晶体管Ml阈值电压Vth的影响，经由晶体管Ml灌入的高电位电压只能把节点A(η)电位Va拉高至(VGH-Vth)(如图2中TO至Tl时段间虚线对应的电位)，因此，当晶体管M3打开时节点Α(η)的即时电位Va’更无法达到2VGH，更需要说明的是，随着晶体管后续进一步的老化，阈值电压Vth也会更大程度的影响移位寄存器的驱动能力，从而影响其正常输出。
【发明内容】
[0005]为了进一步的提供移位寄存器的驱动能力，减小晶体管阈值电压对其驱动能力的影响，本发明提供了一种较强驱动能力的移位寄存器及包含其的多级移位寄存器电路。
[0006]本发明的一种移位寄存器，应用于多级移位寄存器电路中，其中，第η级移位寄存器包括:
[0007]升压控制部，该升压控制部电性连接第一电压源以及第η-1级移位寄存器的输出埠，以接收该第一电压源提供的第一电压以及该第η-1级移位寄存器输出的第η-1级触发信号，且该升压控制部响应该第一电压与该第η-1级触发信号的电位对应输出第一控制信号，其中，该升压控制部包括一级升压部和二级升压部，该一级升压部和该二级升压部电性率禹接于第一节点，该一级升压部响应该第一电压以改变该第一节点的电位，该二级升压部响应该第一节点的电位以对应输出该第一控制信号；
[0008]输出电路，该输出电路与该升压控制部电性耦接于第二节点，且该输出电路还电性连接第一高频信号源，以接收该第一高频信号源提供的第一高频信号，该输出电路响应该第一控制信号以输出第η级扫描信号和第η级触发信号；
[0009]下拉控制部，该下拉控制部与该升压控制部电性耦接于第二节点，且该下拉控制部还电性连接该第一电压源以及第二电压源，以接收该第一电压源提供的该第一电压以及该第二电压源提供的第二电压，且该下拉控制部响应该第一控制信号以选择该第一电压或者该第二电压作为第二控制信号输出；
[0010]稳压电路，该稳压电路与该升压控制部、该输出电路电性耦接于该第二节点，该稳压电路与该下拉控制部电性耦接于第三节点，且该稳压电路还电性连接该输出电路的输出埠以及该第二电压源，该稳压电路响应该第二控制信号以维持该第二节点、该第η级扫描信号和该第η级触发信号的电位；以及
[0011]下拉电路，该下拉电路与该升压控制部、该输出电路电性耦接于该第二节点，且该下拉电路还电性连接该输出电路的输出埠、第n+χ级移位寄存器的输出埠以及该第二电压源，以接收该第η+χ级移位寄存器输出的第η+χ级触发信号以及该第二电压，该下拉电路响应该第η+χ级触发信号以下拉该第二节点和该第η级触发信号的电位至该第二电压对应的电位；
[0012]其中，η、χ均为非零的自然数，该第一控制信号对应于该第二节点的电位；该第二控制信号对应于该第三节点的电位。
[0013]作为可选的方案，该第一电压大于该第二电压。
[0014]作为可选的方案，该一级升压部包括第一晶体管，该二级升压部包括第二晶体管，其中:
[0015]该第一晶体管具有控制部、第一端和第二端，该第一晶体管的控制端电性连接该第一电压源，该第一晶体管的第一端电性连接该第η-1级移位寄存器的输出埠，以及该第一晶体管的第二端电性连接至该第一节点；
[0016]该第二晶体管具有控制部、第一端和第二端，该第二晶体管的控制部电性连接至该第一节点，该第二晶体管的第一端电性连接该η-1级移位寄存器的输出埠，以及该第二晶体管的第二端电性连接至该第二节点。
[0017]作为可选的方案，该输出电路的输出埤包含第一输出端和第二输出端，且该输出电路还包括:
[0018]第三晶体管，该第三晶体管具有控制端、第一端和第二端，该第三晶体管的控制端电性连接至该第二节点，该第三晶体管的第一端电性连接该第一高频信号源，以及该第三晶体管的第二端电性连接该第一输出端；
[0019]第四晶体管，该第四晶体管具有控制端、第一端和第二端，该第四晶体管的控制端电性连接至该第二节点，该第四晶体管的第一端电性连接该第一高频信号源，以及该第四晶体管的第二端电性连接该第二输出端。
[0020]作为可选的方案，该下拉控制部包括:
[0021]第五晶体管，该第五晶体管具有控制端、第一端和第二端，该第五晶体管的控制端与第一端电性连接该第一电压源，且该第五晶体管的第二端电性连接至第四节点；
[0022]第六晶体管，该第六晶体管具有控制端、第一端和第二端，该第六晶体管的控制端电性连接至该第四节点，该第六晶体管的第一端电性连接该第一电压源，以及该第六晶体管的第二端电性连接至该第三节点；
[0023]第七晶体管，该第七晶体管具有控制端、第一端和第二端，该第七晶体管的控制端电性连接至该第二节点，该第七晶体管的第一端电性连接至该第四节点，以及该第七晶体管的第二端电性连接该第二电压源；
[0024]第八晶体管，该第八晶体管具有控制端、第一端和第二端，该第八晶体管的控制端电性连接至该第二节点，该第八晶体管的第一端电性连接至该第三节点，以及该第八晶体管的第二端电性连接该第二电压源。
[0025]作为可选的方案，该稳压电路包括:
[0026]第一电容,该第一电容具有第一端和第二端，该第一电容的第一端电性连接至该第二节点，且该第一电容的第二端电性连接至该第一输出端；
[0027]第九晶体管，该第九晶体管具有控制端、第一端和第二端，该第九晶体管的控制端电性连接至该第三节点，该第九晶体管的第一端电性连接至该第二节点，以及该第九晶体管的第二端电性连接该第二输出端；
[0028]第十晶体管，该第十晶体管具有控制端、第一端和第二端，该第十晶体管的控制端电性连接至该第三节点，该第十晶体管的第一端电性连接至该第二输出端，以及该第十晶体管的第二端电性连接该第二电压源；
[0029]第十一晶体管，该第十一晶体管具有控制端、第一端和第二端，该第十一晶体管的控制端电性连接至该第三节点，该第十一晶体管的第一端电性连接至该第一输出端，以及该第十一晶体管的第二端电性连接该第二电压源。
[0030]作为可选的方案，该下拉电路包括:
[0031]第十二晶体管，该第十二晶体管具有控制端、第一端和第二端，该第十二晶体管的控制端电性连接该第η+χ级移位寄存器的输出埠，该第十二晶体管的第一端电性连接至该第二节点，以及该第十二晶体管的第二端电性连接至该第二输出端；
[0032]第十三晶体管，该第十三晶体管具有控制端、第一端和第二端，该第十三晶体管的控制端电性连接该第η+χ级移位寄存器的输出埠，该第十三晶体管的第一端电性连接至该第二输出端，以及该第十三晶体管的第二端电性连接至该第二电压源。
[0033]本发明还提供了一种多级移位寄存器电路，该多级移位寄存器电路包括:
[0034]如上所述的移位寄存器，该复数个移位寄存器以级联方式电性耦接；
[0035]复数个高频信号源，至少包括该第一高频信号源；
[0036]该第一电压源；以及
[0037]该第二电压源。
[0038]作为可选的方案，每两个移位寄存器之间还包括选择模块，该选择模块用以选择该多级移位寄存器电路执行正向扫描输出或者逆向扫描输出。
[0039]作为可选的方案，该多级移位寄存器电路还包括起始触发信号源，该起始触发信号源用以提供一个起始触发信号至该复数个移位寄存器中的第一级移位寄存器或者最后一级移位寄存器，以启动该第一级移位寄存器或者最后一级移位寄存器。
[0040]与现有技术相比，利用本发明对移位寄存器电路的优化设计，可以有效的消除晶体管阈值电压对电路的影响，进而提高移位寄存器的驱动能力，即使在晶体管出现老化情况下本发明的移位寄存器也能够提供较好的驱动能力。因此，本发明提供的多级移位寄存器电路也更能提供更稳定、更优化的输出波形，其定能被广泛的应用于各种显示器中。
【专利附图】
【附图说明】
[0041]图1为现有技术中移位寄存器的电路架构图；
[0042]图2为图1中移位寄存器工作时各个信号的波形时序图；
[0043]图3为本发明一实施例中多级移位寄存器电路的电路架构图；
[0044]图4为本发明图3所示的多级移位寄存器电路中第η级移位寄存器SR (η)的功能模块架构图；
[0045]图5为对应图4所示的第η级移位寄存器SR (η)的电路架构图；
[0046]图6为图5中第η级移位寄存器SR (η)工作时各个信号的波形时序图；
[0047]图7为本发明另一实施例中多级移位寄存器电路的部分电路架构图。
【具体实施方式】
[0048]为使对本发明的目的、构造、特征、及其功能有进一步的了解，兹配合实施例详细说明如下。
[0049]请参考图3，为本发明一实施例中多级移位寄存器电路的电路架构图。在本实施例中，多级移位寄存器电路I包括n+m个以级联方式耦接的移位寄存器SR(I)、SR(2)、……SR (n+m)、第一高频信号源、第二高频信号源、第三高频信号源和第四高频信号源以及第一电压源与第二电压源，其中，n、m均为非零的自然数，第一电压源和第二电压源分别用以输出第一电压VGH及第二电压VSS，第一高频信号源、第二高频信号源、第三高频信号源和第四高频信号源则用以分别输出第一高频信号HC1、第二高频信号HC2、第三高频信号HC3和第四高频信号HC4，但在不同的应用环境下，对于高频信号源的数量不作具体限制，可以是两个、三个、五个甚至更多，其数量的选择可依附于移位寄存器内部电路的设计需求而定，而在本实施例中，采用的是四个高频信号依次循环对每一个移位寄存器提供高频信号的方式，如果将本发明提供的多级移位寄存器电路应用于显示器中(即栅极驱动电路包括本发明提供的多级移位寄存器电路，且其对应电性连接包含复数个以阵列排布的像素单元的显示单元)，利用这种多个高频信号源的设计，可以拉长了每一路高频信号开启的间隔时间，从而间接的拉长了每一个像素单元的充电时间，以确保像素阵列中每一个像素单元都能够充电完全，这样对于一些高频、高解析度类型的显示装置是十分有利的。
[0050]此外，值得一提的是，本实施例中的多级移位寄存器电路I还包括起始触发信号源，该起始触发信号源用以提供一个起始触发信号STO至第I级移位寄存器SR(I)以启动该第I级移位寄存器SR(I)，而第2级移位寄存器SR (2)至第n+m级移位寄存器SR (n+m)均是利用上一级移位寄存器发出的触发信号来驱动的，即以第η级移位寄存器SR (η)为例，其是利用第n-Ι级移位寄存器SR(n-l)输出的第n_l级触发信号来驱动运行的，而第η+1级移位寄存器SR (η+1)则是利用第η级移位寄存器SR (η)输出的第η级触发信号来驱动运行的。
[0051]下面为了更好的说明本发明多级移位寄存器电路I的工作原理及特点，故再次以第η个移位寄存器SR (η)为例，以进一步从每一个移位寄存器的电路架构及工作原理来进行说明。
[0052]请参考图4，为本发明图3所示的多级移位寄存器电路中第η级移位寄存器SR (η)的功能模块架构图。在本实施例中，第η级移位寄存器SR (η)包括升压控制部100、输出电路200、下拉控制部300、稳压电路400以及下拉电路500，其中:
[0053]升压控制部100电性连接第一电压源以及第n-Ι级移位寄存器SR(n_l)的输出埤，以接收第一电压源提供的第一电压VGH以及第n-Ι级移位寄存器SR (n_l)输出的第n_l级触发信号ST (η-1)，且升压控制部100响应该第一电压VGH与第η_1级触发信号ST (η-1)的电位以对应输出第一控制信号SI，更准确的说，在本实施例中，升压控制部100更包括一级升压部110和二级升压部120，一级升压部110和二级升压部120电性耦接于第一节点B (η)，其中，一级升压部110响应第一电压VGH以改变节点B (η)的电位，而二级升压部120则响应节点Β(η)的电位以对应输出该第一控制信号SI，需要说明的是，该第一控制信号SI即对应于节点Β(η)的电位，第一电压VGH对应高电位电压；
[0054]输出电路200与升压控制部100电性耦接于节点Q (η)，且输出电路200还电性连接第一高频信号源，以接收该第一高频信号源提供的第一高频信号HC1，故输出电路200可以响应第一控制信号SI以输出第η级扫描信号G(n)和第η级触发信号ST (η)，如图4所示的输出电路200,其输出埤更包括第一输出端Pl以及第二输出端Ρ2,且第一输出端Pl用于输出第η级扫描信号G(n),而第二输出端P2用于输出第η级触发信号ST (η)；
[0055]下拉控制部300与升压控制部100电性耦接于节点Q (η)，且下拉控制部300还电性连接第一电压源以及第二电压源，以接收第一电压源提供的第一电压VGH以及第二电压源提供的第二电压VSS，故下拉控制部300可响应第一控制信号SI以选择第一电压VGH或者第二电压VSS作为第二控制信号S2输出，其中，第二电压VSS对应低电位电压，所以在本实施例中，第一电压VGH大于第二电压VSS ；
[0056]稳压电路400与升压控制部100、输出电路200电性耦接于节点Q (η)，稳压电路400与下拉控制部300电性耦接于节点Κ(η)，且稳压电路400还电性连接输出电路200的输出埠以及第二电压源，故稳压电路400可响应第二控制信号S2以维持节点Q(n)、第η级扫描信号G(n)和第η级触发信号ST(η)的电位，其中，在本实施例中，第二控制信号S2即对应于节点K (η)的电位；
[0057]下拉电路500与升压控制部100、输出电路200电性耦接于节点Q (η)，且下拉电路500还电性连接输出电路200的输出埠、第η+χ级移位寄存器SR (η+χ)的输出埠以及第二电压源，以接收第η+χ级移位寄存器SR (η+χ)输出的第η+χ级触发信号ST (η+χ)以及第二电压VSS，故下拉电路500可响应第η+χ级触发信号以下拉节点Q(n)和第η级触发信号ST (η)的电位至第二电压VSS对应的电位，即换言之，下拉电路500实质上是与输出电路200的第二输出端P2电性连接，所以，其只能拉低第η级触发信号ST(η)的电位，而无法拉低第η级扫描信号G (η)的电位，此外，需要说明的是，X也为非零的自然数，在本实施例中X取值为2，即下拉电路500的启闭取决于第η+2级触发信号ST(n+2)的控制，即在这一实施例中，第η级移位寄存器SR (η)还与第η+2级移位寄存器SR (η+2)跨级相连，以利用第η+2级移位寄存器SR (η+2)输出的第η+2级触发信号ST (η+2)来启动当级的下拉电路500，同理可知，在本发明提出的多级移位寄存器电路I中，第η级移位寄存器SR (η)还与第η_2级移位寄存器SR(n-2)跨级相连，从而使得第η级移位寄存器SR (η)输出的第η级触发信号ST (η)可以输入至第η-2级移位寄存器SR(n_2)，以启动第n_2级移位寄存器SR(n_2)中的下拉电路。一般说来，利用跨级信号来控制当级移位寄存器中的下拉电路，其可以拉长当级移位寄存器的输出时间，从而确保当级扫描信号得到充分的输出。
[0058]更进一步的，请参考图5，为对应图4所示的第η级移位寄存器SR (η)的电路架构图。在本实施例中，升压控制部100中的一级升压部110包括晶体管Tll，而二级升压部120包括晶体管Τ12,其中:
[0059]晶体管Tll具有控制部、第一端和第二端，晶体管Tll的控制端电性连接第一电压源，晶体管Tll的第一端电性连接第n-ι级移位寄存器SR(n-l)的输出埠，而晶体管Tll的第二端电性连接至节点B (η)，因此，晶体管Tll可以响应第一电压VGH的电位而导通，从而使得第n-Ι级触发信号ST(n-l)灌入节点B (η)，对该节点充电；
[0060]晶体管Τ12具有控制部、第一端和第二端，晶体管Τ12的控制部电性连接至节点B (η)，晶体管Τ12的第一端电性连接第n-Ι级移位寄存器SR(n_l)的输出埠，而晶体管T12的第二端电性连接至节点Q(n)，所以，藉由Tll的设置，当节点B(n)的电位充电至一较高准位时，晶体管T12即可以导通，从而使得第n-Ι级触发信号ST(n-l)灌入节点Q(n)，拉高该节点的电位，换言之，此时，第一控制信号SI处于高电位。
[0061]输出电路200的输出埠包含第一输出端Pl和第二输出端P2，且输出电路200还包括晶体管T21和晶体管T22，其中:
[0062]晶体管T21具有控制端、第一端和第二端，晶体管T21的控制端电性连接至节点Q(n)，晶体管T21的第一端电性连接第一高频信号源，而晶体管T21的第二端电性连接第一输出端Pl ;
[0063]晶体管T22具有控制端、第一端和第二端，晶体管T22的控制端电性连接至节点Q(η)，晶体管Τ22的第一端电性连接第一高频信号源，而晶体管Τ22的第二端电性连接该第二输出端Ρ2。
[0064]由于晶体管Τ21和晶体管Τ22的控制端均电性连接至节点Q(n)，所以这两者均受控于节点Q(n)的电位，当节点Q(n)的电位被拉高时，晶体管T21和晶体管T22则均可以导通，从而使得第一高频信号HCl可以灌入至第一输出端Pl和第二输出端P2，进而实现第η级扫描信号G (η)和第η级触发信号ST (η)的输出。
[0065]下拉控制部300包括晶体管Τ31、晶体管Τ32、晶体管Τ33和晶体管Τ34，其中:
[0066]晶体管Τ31具有控制端、第一端和第二端，晶体管Τ31的控制端与第一端电性连接第一电压源，而晶体管Τ31的第二端电性连接至节点D ；
[0067]晶体管Τ32具有控制端、第一端和第二端，晶体管Τ32的控制端电性连接至节点D，晶体管Τ32的第一端电性连接第一电压源，而晶体管Τ32的第二端电性连接至节点Κ(η)；
[0068]晶体管T33具有控制端、第一端和第二端，晶体管T33的控制端电性连接至节点Q (η)，晶体管Τ33的第一端电性连接至节点D，而晶体管Τ33的第二端电性连接第二电压源；
[0069]晶体管Τ34具有控制端、第一端和第二端，晶体管Τ34的控制端电性连接至节点Q (η)，晶体管Τ34的第一端电性连接至节点Κ(η)，而晶体管Τ34的第二端电性连接第二电压源。
[0070]进一步说，该下拉控制部300藉由晶体管Τ31和晶体管Τ32的导通，可以使得第一电压VGH灌入节点K (η)，继而拉高节点K (η)的电位，故第二控制信号S2处于高电位；而当晶体管Τ33和晶体管Τ34导通时，第二电压VSS会把节点K (η)的电位又拉低至第二电压VSS对应的低电位，故此时第二控制信号又处于低电位。
[0071]稳压电路400包括第一电容C2、晶体管Τ41、晶体管Τ42以及晶体管Τ43，其中:
[0072]第一电容C2具有第一端和第二端,第一电容C2的第一端电性连接至节点Q(η),且第一电容C2的第二端电性连接至第一输出端Pl ；
[0073]晶体管Τ41具有控制端、第一端和第二端，晶体管Τ41的控制端电性连接至节点K (η)，晶体管Τ41的第一端电性连接至节点Q (η)，而晶体管Τ41的第二端电性连接第二输出端Ρ2 ；
[0074]晶体管Τ42具有控制端、第一端和第二端，晶体管Τ42的控制端电性连接至节点K (η)，晶体管Τ42的第一端电性连接至第二输出端Ρ2，而晶体管Τ42的第二端电性连接第二电压源；
[0075]晶体管Τ43具有控制端、第一端和第二端，晶体管Τ43的控制端电性连接至节点K (η)，晶体管Τ43的第一端电性连接至第一输出端Ρ1，而晶体管Τ43的第二端电性连接第二电压源。
[0076]简单来说，由于晶体管Τ41、晶体管Τ42以及晶体管Τ43的控制端均电性连接至节点Κ(η)，所以稳压电路400的工作完全受控于节点Κ(η)的电位，当晶体管Τ41、晶体管Τ42以及晶体管Τ43均截止时，稳压电路400可以利用第一电容C2对电压的保持作用，从而维持节点Q(ri)的电位，另一方面，藉由截止的晶体管T42以及晶体管T43，第一输出端Pl与第二输出端P2也无法对外形成放电路径，所以第η级扫描信号G (η)和第η级触发信号ST (η)的电位也会被维持；而当晶体管Τ41、晶体管Τ42以及晶体管Τ43均导通时，第二电压VSS则会灌入节点Q (η)、第一输出端Pl与第二输出端Ρ2，从而拉低节点Q (η)、第η级扫描信号G(η)和第η级触发信号ST(n)的电位，并维持其电位于低电位。
[0077]下拉电路500包括晶体管T51以及晶体管T52，其中:
[0078]晶体管T51具有控制端、第一端和第二端，晶体管T51的控制端电性连接第η+2级移位寄存器SR (η+2)的输出埠，晶体管Τ51的第一端电性连接至节点Q (η)，而晶体管Τ51的第二端电性连接至第二输出端Ρ2 ；
[0079]晶体管Τ52具有控制端、第一端和第二端，晶体管Τ52的控制端也电性连接该第η+2级移位寄存器SR (η+2)的输出埠，晶体管Τ52的第一端电性连接至第二输出端Ρ2，而晶体管Τ52的第二端电性连接至第二电压源。
[0080]在本实施例中，晶体管Τ51以及晶体管Τ52的控制端均电性连接该第η+2级移位寄存器SR (η+2)的输出埠，且均用以接收第η+2级触发信号，继而响应第η+2级触发信号来控制晶体管T51以及晶体管T52的通断，一旦晶体管T51以及晶体管T52导通，节点Q(n)以及第η级触发信号ST(η)的电位即会被拉低，而节点Q(n)电位的下降即会使得晶体管T33和晶体管34截止，藉由上面对下拉控制部300的分析，此时节点K(n)电位会被拉高即第二控制信号S2处于高电位，所以稳压电路400中的晶体管均会导通，继而进一步拉低节点Q (η)、第η级扫描信号G (η)和第η级触发信号ST (η)的电位，并维持这些节点的电位于低电位。
[0081]接下来，结合工作时序来进一步说明本发明的移位寄存器的工作原理，请一并参考图5、图6，图6为图5中第η级移位寄存器SR (η)工作时各个信号的波形时序图。首先要说明的是，在本实施例中，第一高频信号HCl、第二高频信号HC2、第三高频信号HC3和第四高频信号HC4的工作周期是相同的，且在同一周期中，且具体的说，当第一高频信号HCl处于下降沿时，第二高频信号HC2处于上升沿；当第二高频信号HC2处于下降沿时，第二高频信号HC3处于上升沿；当第三高频信号HC3处于下降沿时，第四高频信号HC4处于上升沿；而当第四高频信号HCl处于下降沿时，即第四高频信号HC4进入下一个周期的时刻，第一高频信号HCl则处于上升沿。利用这四个相位顺接的高频信号，即可进一步实现各级移位寄存器的扫描信号对应的相位呈现逐级右移的输出方式。
[0082]下面仍以图5所示的第η级移位寄存器SR (η)为例，如图6所示，在Tl至Τ2时段间，藉由晶体管Tll的控制端有第一电压VGH的灌入，晶体管Tll始终处于导通状态，因此，在这一时段间，处于高电位的第n-Ι级触发信号SR(n-l)可以通过导通的晶体管Tll对节点B(n)进行持续的充电，值得一提的，在本发明提出的这种电路架构下，晶体管Tll的控制端与第二端会产生寄生电容Cgs，而藉由此寄生电容Cgs的耦合效应，可以进一步提高节点B (η)的电位，使其对应的电位大于VGH，更精确的说，当晶体管Τ12导通时，第η-1级触发信号SR(n-l)对节点Q(n)的写入能力会因为被拔高的节点B (η)的电位而不受晶体管Τ12阈值电压Vth的影响，从而使得节点Q(η)的电位在这一时段间被拉高至VGH。
[0083]紧接着，在Τ2至Τ3时段间，处于高电位的节点Q(n)电位可以导通晶体管T21与晶体管T22，从而使得此时处于高电位的第一高频信号HCl灌入第一输出端Pl和第二输出端P2，继而第η级扫描信号G (η)和第η级触发信号ST (η)的电位均被拉高，即第η级移位寄存器SR (η)实现第η级扫描信号G(n)和第η级触发信号ST (η)的输出。另一方面，由于节点Q(n)处于高电位，即第一控制信号SI处于高电位，所以下拉控制部300中的晶体管T33和T34均导通，第二电压VSS灌入节点D和节点K (η)，从而拉低节点D和节点K (η)这两个节点的电位至第二电压VSS对应的低电位，而节点Κ(η)的电位被拉低后，即会使得稳压电路400中的晶体管Τ41、晶体管Τ42和晶体管Τ43均截止，因此，第二电压VSS无法灌入节点Q(n)、第一输出端Pl和第二输出端Ρ2。在这一时段间，还需要说明的是，由于在节点Q (η)与第一输出端Pl之间电性连接有第一电容C2，藉由在Tl至Τ2时段间，处于VGH的节点Q (η)电位对其的充电作用，第一电容C2两端压差为VGH，故在Τ2至Τ3时段间，由于第一输出端Pl的电位被拉高至VGH，所以基于电容的稳压作用，节点Q(η)的电位被进一步次拉高至2VGH，以维持第一电容C2两端的压差。
[0084]而在Τ3至Τ4时段间，第一高频信号HCl处于低电位，而此时晶体管Τ21和晶体管Τ22仍处于导通状态，所以第一高频信号HCl仍会灌入至第一输出端Pl和第二输出端Ρ2，第η级扫描信号G(n)和第η级触发信号ST(n)又回归到低电位，如图6所示。与此同时，第一电容C2为了维持其两端的压差，节点Q(n)的电位会被拉回至VGH并维持，由于此时节点Q(n)的电位仍处于高电位,所以下拉控制部300输出的第二控制信号S2仍是低电位,稳压电路400中晶体管仍然处于截止状态，因此，稳压电路400的电路状态维持前一阶段的状态。
[0085]最后，在T4至T5时段间，第n+2级触发信号ST(n+2)处于高电位，因此受控于第n+2级触发信号ST(n+2)的晶体管T51和晶体管T52导通，第一电容C2放电，即节点Q(n)的电位被拉低至第二电压VSS对应的低电位，与此同时，晶体管T21和晶体管T22截止，第二输出端P2藉由导通的晶体管T52电性连接至第二电压源，以维持第η级触发信号ST(η)的低电位。另一方面，节点Q(n)的电位被拉低意味着第一控制信号SI处于低电位，所以此时，晶体管T33和晶体管T34截止，第二电压VSS无法灌入节点D和节点K (η)，而晶体管Τ31藉由第一电压VGH灌入其控制端而导通，从而使得节点D的电位被拉高，因此，相对应的晶体管Τ32也被打开，这样一来，第一电压VGH即可灌入节点K (η)，一旦节点K (η)被拉高，即第二控制信号S2处于高电位，稳压电路400中晶体管均导通，故基于晶体管Τ43的导通，第一输出端Pl直接电性连接至第二电压，第η级扫描信号G(n)也被维持于低电位；且藉由晶体管T41以及晶体管T42的导通，节点Q (η)与第η级触发信号ST (η)的电位也仍被维持于低电位。
[0086]基于上述对第η级移位寄存器SR (η)的工作原理，实质上，本发明的多级移位寄存器电路10实现的是多级扫描信号的逐级正向输出，而在一些应用环境下，需要多级移位寄存器电路能够实现多级扫描信号的逐级逆向输出，故为了使得该多级移位寄存器电路具有更广的应用范围，本发明的多级移位寄存器电路还可以采用如下设计，请参照图7，为本发明另一实施例中多级移位寄存器电路的部分电路架构图。在这一实施例中，每两个移位寄存器之间还包括选择模块600，且该选择模块600用以选择多级移位寄存器电路可以执行正向扫描输出或者逆向扫描输出。如图7所不,每一选择模块600包括两个晶体管，以第η-1级移位寄存器SR(n-l)、第η级移位寄存器SR (η)与第η+1级移位寄存器SR(n+l)之间的连接关系为例，第η-1级移位寄存器SR(n-l)与第η级移位寄存器SR (η)之间电性连接有晶体管T6a和晶体管T6b’，而第η级移位寄存器SR (η)与第η+1级移位寄存器SR (η+1)之间电性连接有晶体管T6b和晶体管T6a’，其中:
[0087]晶体管T6a和晶体管T6b受控于第三控制信号S3,而晶体管T6a’和晶体管T6b’受控于第四控制信号S4，为了简化说明，每一个移位寄存器具有一个输入埠IN和一个输出埠0UT，故在图7中，晶体管T6a除控制端的两端电性连接第η-1级移位寄存器SR(n_l)的输出端OUT与第η级移位寄存器SR (η)的输入端IN,而晶体管T6b除控制端的两端电性连接第η级移位寄存器SR (η)的输出端OUT与第η+1级移位寄存器SR (η+1)的输入端IN，与之相反的，晶体管T6a’除控制端的两端电性连接第η+1级移位寄存器SR(n+l)的输出端OUT与第η级移位寄存器SR (η)的输入端IN，而晶体管T6b’除控制端的两端电性则连接第η级移位寄存器SR (η)的输出端OUT与第η_1级移位寄存器SR(n_l)的输入端IN。如此一来，当晶体管T6a、晶体管T6b导通且晶体管T6a’、晶体管T6b’截止时，每一级移位寄存器的触发信号即可以传输至下一级移位寄存器，以启动下一级移位寄存器开始输出，即实现多级扫描信号的逐级正向输出；相反的，当晶体管T6a、晶体管T6b截止且晶体管T6a’、晶体管T6b’导通时，每一级移位寄存器的触发信号即可以传输至上一级移位寄存器，以启动上一级移位寄存器开始输出，即实现多级扫描信号的逐级逆向输出。故基于选择模块600，就可以很简单的实现多级移位寄存器电路的正向或逆向输出，不过，选择模块600的电路不局限于本实施例中的电路架构，还可以利用其他的晶体管组合的电路架构来实现。
[0088]综上所述，利用本发明对移位寄存器电路的优化设计，可以有效的消除晶体管阈值电压对电路的影响，进而提高移位寄存器的驱动能力，即使在晶体管出现老化情况下本发明的移位寄存器也能够提供较好的驱动能力。因此，本发明提供的多级移位寄存器电路也更能提供更稳定、更优化的输出波形，其定能被广泛的应用于各种显示器中。
[0089]本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已揭露的实施例并未限制本发明的范围。相反地，在不脱离本发明的精神和范围内所作的更动与润饰，均属本发明的专利保护范围。
【权利要求】
1.一种移位寄存器，应用于多级移位寄存器电路中，其特征在于第η级移位寄存器包括: 升压控制部，该升压控制部电性连接第一电压源以及第η-1级移位寄存器的输出埠，以接收该第一电压源提供的第一电压以及该第η-1级移位寄存器输出的第η-1级触发信号，且该升压控制部响应该第一电压与该第η-1级触发信号的电位对应输出第一控制信号，其中，该升压控制部包括一级升压部和二级升压部，该一级升压部和该二级升压部电性率禹接于第一节点，该一级升压部响应该第一电压以改变该第一节点的电位，该二级升压部响应该第一节点的电位以对应输出该第一控制信号； 输出电路，该输出电路与该升压控制部电性耦接于第二节点，且该输出电路还电性连接第一高频信号源，以接收该第一高频信号源提供的第一高频信号，该输出电路响应该第一控制信号以输出第η级扫描信号和第η级触发信号； 下拉控制部，该下拉控制部与该升压控制部电性耦接于第二节点，且该下拉控制部还电性连接该第一电压源以及第二电压源，以接收该第一电压源提供的该第一电压以及该第二电压源提供的第二电压，且该下拉控制部响应该第一控制信号以选择该第一电压或者该第二电压作为第二控制信号输出； 稳压电路，该稳压电路与该升压控制部、该输出电路电性耦接于该第二节点，该稳压电路与该下拉控制部电性耦接于第三节点，且该稳压电路还电性连接该输出电路的输出埠以及该第二电压源，该稳压电路响应该第二控制信号以维持该第二节点、该第η级扫描信号和该第η级触发信号的电位；以及 下拉电路，该下拉电路与该升压控制部、该输出电路电性耦接于该第二节点，且该下拉电路还电性连接该输出电路的输出埠、第η+χ级移位寄存器的输出埠以及该第二电压源，以接收该第η+χ级移位寄存器输出的第η+χ级触发信号以及该第二电压，该下拉电路响应该第η+χ级触发信号以下拉该第二节点和该第η级触发信号的电位至该第二电压对应的电位； 其中，η、χ均为非零的自然数，该第一控制信号对应于该第二节点的电位；该第二控制信号对应于该第三节点的电位。
2.如权利要求1所述的移位寄存器，其特征在于该第一电压大于该第二电压。
3.如权利要求1所述的移位寄存器，其特征在于该一级升压部包括第一晶体管，该二级升压部包括第二晶体管，其中: 该第一晶体管具有控制部、第一端和第二端，该第一晶体管的控制端电性连接该第一电压源，该第一晶体管的第一端电性连接该第η-1级移位寄存器的输出埠，以及该第一晶体管的第二端电性连接至该第一节点； 该第二晶体管具有控制部、第一端和第二端，该第二晶体管的控制部电性连接至该第一节点，该第二晶体管的第一端电性连接该η-1级移位寄存器的输出埠，以及该第二晶体管的第二端电性连接至该第二节点。
4.如权利要求3所述的移位寄存器,其特征在于该输出电路的输出埤包含第一输出端和第二输出端，且该输出电路还包括: 第三晶体管，该第三晶体管具有控制端、第一端和第二端，该第三晶体管的控制端电性连接至该第二节点，该第三晶体管的第一端电性连接该第一高频信号源，以及该第三晶体管的第二端电性连接该第一输出端； 第四晶体管，该第四晶体管具有控制端、第一端和第二端，该第四晶体管的控制端电性连接至该第二节点，该第四晶体管的第一端电性连接该第一高频信号源，以及该第四晶体管的第二端电性连接该第二输出端。
5.如权利要求4所述的移位寄存器，其特征在于该下拉控制部包括: 第五晶体管，该第五晶体管具有控制端、第一端和第二端，该第五晶体管的控制端与第一端电性连接该第一电压源，且该第五晶体管的第二端电性连接至第四节点； 第六晶体管，该第六晶体管具有控制端、第一端和第二端，该第六晶体管的控制端电性连接至该第四节点，该第六晶体管的第一端电性连接该第一电压源，以及该第六晶体管的第二端电性连接至该第三节点； 第七晶体管，该第七晶体管具有控制端、第一端和第二端，该第七晶体管的控制端电性连接至该第二节点，该第七晶体管的第一端电性连接至该第四节点，以及该第七晶体管的第二端电性连接该第二电压源； 第八晶体管，该第八晶体管具有控制端、第一端和第二端，该第八晶体管的控制端电性连接至该第二节点，该第八晶体管的第一端电性连接至该第三节点，以及该第八晶体管的第二端电性连接该第二电压源。
6.如权利要求5所述的移位寄存器，其特征在于该稳压电路包括: 第一电容，该第一电容具有第一端和第二端，该第一电容的第一端电性连接至该第二节点，且该第一电容的第二端电性连接至该第一输出端； 第九晶体管，该第九晶体管具有控制端、第一端和第二端，该第九晶体管的控制端电性连接至该第三节点，该第九晶体管的第一端电性连接至该第二节点，以及该第九晶体管的第二端电性连接该第二输出端； 第十晶体管，该第十晶体管具有控制端、第一端和第二端，该第十晶体管的控制端电性连接至该第三节点，该第十晶体管的第一端电性连接至该第二输出端，以及该第十晶体管的第二端电性连接该第二电压源； 第十一晶体管，该第十一晶体管具有控制端、第一端和第二端，该第十一晶体管的控制端电性连接至该第三节点，该第十一晶体管的第一端电性连接至该第一输出端，以及该第十一晶体管的第二端电性连接该第二电压源。
7.如权利要求6所述的移位寄存器，其特征在于该下拉电路包括: 第十二晶体管，该第十二晶体管具有控制端、第一端和第二端，该第十二晶体管的控制端电性连接该第η+χ级移位寄存器的输出埠，该第十二晶体管的第一端电性连接至该第二节点，以及该第十二晶体管的第二端电性连接至该第二输出端； 第十三晶体管，该第十三晶体管具有控制端、第一端和第二端，该第十三晶体管的控制端电性连接该第η+χ级移位寄存器的输出埠，该第十三晶体管的第一端电性连接至该第二输出端，以及该第十三晶体管的第二端电性连接至该第二电压源。
8.一种多级移位寄存器电路，其特征在于该多级移位寄存器电路包括: 复数个如权利要求1至7中任意一项所述的移位寄存器，该复数个移位寄存器以级联方式电性耦接； 复数个高频信号源，至少包括该第一高频信号源； 该第一电压源；以及 该第二电压源。
9.如权利要求8所述的多级移位寄存器电路，其特征在于每两个移位寄存器之间还包括选择模块，该选择模块用以选择该多级移位寄存器电路执行正向扫描输出或者逆向扫描输出。
10.如权利要求9所述的多级移位寄存器电路，其特征在于该多级移位寄存器电路还包括起始触发信号源，该起始触发信号源用以提供一个起始触发信号至该复数个移位寄存器中的第一级移位寄存器或者最后一级移位寄存器，以启动该第一级移位寄存器或者最后一级移位寄存器。
【文档编号】G11C19/28GK104517653SQ201310464252
【公开日】2015年4月15日 申请日期:2013年10月8日 优先权日:2013年10月8日
【发明者】刘立伟, 詹秉燏, 洪凯尉, 陈勇志 申请人:友达光电股份有限公司