一种sram型存储器的纠错电路的制作方法
【专利摘要】本发明提供一种SRAM型存储器的纠错电路，其中，包括：编码模块，第一传输门模块，第二传输门模块和异或操作模块，纠错电路模块。利用编码模块来进行译码操作，添加控制信号，对编码和译码操作进行时分复用。使得电路面积小，同时存储器读写时间快、纠错准确。
【专利说明】—种SRAM型存储器的纠错电路
【技术领域】
[0001]本发明涉及存储器数据可靠性，尤其涉及确保存储器读写数据可靠的电路。
【背景技术】
[0002]众的所周知，空间辐射环境中高能粒子能够引起VLSI器件内部多个单元产生瞬时错误，在SRAM型存储器中，这种多个单元产生瞬时错误的表现即为多位翻转。由于空间环境中的粒子分布具有高能量低通量的特点，因此发生存储器的多位翻转主要是由于单个高能粒子击中器件敏感区，产生的电荷发生扩散作用，引起器件的多个单元出现瞬时错误。
[0003]随着集成电路制造工艺的不断发展，SRAM结构器件的工艺尺寸不断缩小，核心电压不断降低，因此出现这种错误的概率逐渐增大。通常对SRAM型存储器件的数据操作都是按基本字节进行，因此实际影响应用的是单个基本自己多位翻转错误(SMU)。
[0004]当前主要是通过以下几种方法解决存储器的SMU问题:一是在器件级的进行工艺加固，二是将逻辑相邻位在物理上进行分散设置，三是通过BISC+SEC-DED方法进行多位错误的纠正，四是通过编码的方法进行多位错的检测与纠正，前三种方法都需要再器件级进行防护设计，从而带来器件布局布线的复杂性，增加了器件的功率消耗，同时增加了器件的生产成本。因此现有技术中多采用编码方法的对SRAM型存储器进行系统级的防护。
[0005]汉明码是一种常用的纠错编码方法，其以具有较少的冗余校验位，而得到了广泛的应用。传统的汉明码，信息位不等于2的幂，因此需要缩短，删除部分信息位，才能广泛地使用在存储器上。如图1所示，现有的缩短汉明码编码电路和译码电路分开，这样增加了电路面积的开销。另一方面，SRAM不能同时读写，导致编码电路和译码电路的独立不能提高读写速度。
【发明内容】
[0006]本发明要解决的技术问题是设计一种电路面积小、读写时间快、纠错准确的SRAM型存储器的纠错电路
[0007]本发明提供一种SRAM型存储器的纠错电路，其中，包括:
[0008]编码模块，用于将数据信号运算生成校验位；
[0009]第一传输门模块，根据所述检验位与写操作控制信号运算生成伴随信息位的校验位；
[0010]第二传输门模块和异或操作模块，根据所述校验位与读操作控制信号运算生成检验向量；
[0011]纠错电路模块，根据校验向量查寻出错位，并进行纠错译码。
[0012]优选的，所述编码模块内部为汉明码编码规则。
[0013]优选的，所述编码模块的输入端连接数据信号输入端及其反相信号输入端，所述编码模块的输出端输出运算生成的校验位。
[0014]优选的，所述第一传输门的两个输入端分别连接所述编码模块的输出端以及写操作控制信号端，所述第一传输门的输出端输出伴随信息位的检验位。
[0015]优选的，所述第二传输门模块的两个输入端分别连接连接所述编码模块的输出端以及读操作控制信号端，所述第二传输门的输出端、数据信号输入端和其反相信号输入端连接所述异或操作模块的输入端，所述异或操作模块的输出端输出校验向量。
[0016]优选的，所述纠错电路模块的输入端连接所述异或操作模块的输出端，所述纠错电路模块的输出端连接数据信号输入端及其反相信号输入端。
[0017]利用编码模块来进行译码操作，添加控制信号，对编码和译码操作进行时分复用。若存储器是数据写入操作，则使用第一传输门将编码模块输出的检验位与写操作控制信号生成伴随信息位的校验位进行输出，则此时编码模块与第一传输门以及写操作信号相当于编码电路的作用；若存储器是数据读取操作时，第二传输门模块和异或操作模块将编码模块输出的检验位与读操作控制信号运算生成检验位向量，并配合纠错电路模块完成纠错译码。此时复用了编码模块，使其同时使用在了编码和译码电路中，使得电路面积小，同时存储器读写时间快、纠错准确。
【专利附图】
【附图说明】
[0018]下面结合附图和【具体实施方式】对本发明作进一步的详细说明:
[0019]图1是现有技术中一种SRAM型存储器的电路不意图；
[0020]图2是本发明SRAM型存储器的纠错电路的实施例1的电路示意图。
【具体实施方式】
[0021]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明，使本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按比例绘制附图，重点在于示出本发明的主旨。
[0022]如图2所示，本发明提供一种SRAM型存储器的纠错电路，其中，包括:编码模块Encoder，第一传输门模块TG，第二传输门模块和异或操作模块TG&X0R，纠错电路模块Locating error。
[0023]在本实施例中，编码模块Encoder的输入端连接数据信号0输入端及其反相信号OB输入端,编码模块Encoder的输出端输出运算生成的校验给第一传输门和第二传输门；第一传输门TG的两个输入端分别连接编码模块Encoder的输出端以及写操作控制信号Write端，第一传输门TG的输出端输出伴随信息位的检验位；第二传输门模块TG的两个输入端分别连接连接编码模块Encoder的输出端以及读操作控制信号Read端,第二传输门TG的输出端、数据信号输入端0和其反相信号OB输入端分别连接异或操作模块XOR的输入端，所述异或操作模块的输出端输出校验向量给纠错电路模块Locating error,纠错电路模块Locating error的输出端连接数据信号0输入端及其反相信号OB输入端。
[0024]本实施例的工作原理:
[0025]对于包括汉明码在内的线性分组码，将一个k维消息向量乘以kXn矩阵，生成一个n维码字(word)
[0026]如(38，32)缩短汉明码的32X38维生成矩阵如下:[0027]G=[
[0028]I1000010000000000000000000000000000000;
[0029]10100001000000000000000000000000000000;
[0030]01100000100000000000000000000000000000;[0031 ]11100000010000000000000000000000000000;
[0032]10010000001000000000000000000000000000;
[0033]01010000000100000000000000000000000000;
[0034]11010000000010000000000000000000000000;
[0035]00110000000001000000000000000000000000;
[0036]10110000000000100000000000000000000000;
[0037]01110000000000010000000000000000000000;
[0038]III10000000000001000000000000000000000;
[0039]10001000000000000100000000000000000000;
[0040]01001000000000000010000000000000000000;
[0041]11001000000000000001000000000000000000;
[0042]00101000000000000000100000000000000000;
[0043]10101000000000000000010000000000000000;
[0044]01101000000000000000001000000000000000;
[0045]11101000000000000000000100000000000000;
[0046]00011000000000000000000010000000000000;
[0047]10011000000000000000000001000000000000;
[0048]01011000000000000000000000100000000000;
[0049]11011000000000000000000000010000000000;
[0050]00111000000000000000000000001000000000;[0051 ]10111000000000000000000000000100000000;
[0052]01111000000000000000000000000010000000;
[0053]11111000000000000000000000000001000000;
[0054]10000100000000000000000000000000100000;
[0055]01000100000000000000000000000000010000;
[0056]11000100000000000000000000000000001000;
[0057]00100100000000000000000000000000000100;
[0058]10100100000000000000000000000000000010;
[0059]01100100000000000000000000000000000001
[0060]];
[0061](38，32)缩短汉明码的校验矩阵如下:
[0062]H=[
[0063]10000011011010101101010101010101101010;
[0064]01000010110110011011001100110011011001;
[0065]00100001110001111000111100001111000111;[0066] 00010000001111111000000011111111000000;
[0067]00001000000000000111111111111111000000;
[0068]000001000000000000000000000000001I1111
[0069]];
[0070]译码时，将n维码字乘以校验矩阵的转置(nXm维)生成m维校验子向量，其中m是校验位数目。
[0071]校正子计算方式:s=rHT ;其中r为读出的n维码字。其中生成矩阵和校验矩阵的形式满足:
[0072]Gkxn= [PIk]，
[0073]Hfflxn=[IfflP1].[0074]对任意一个由生成矩阵G生成的码字，其低位为校验位，高位为信息位。若V是写入时生成的码字，则有:
[0075]V= (s0, S1，…Snri, U0, U1, , Uh)
[0076]通过码字V、生成矩阵G和校验矩阵H的形式可以发现，码字乘以H形成的新校正子，实际上等于原先将k位信息向量写入存储器生成的校正子，异或上读出k位信息位重新生成的校正子。因此可以利用原先的编码电路来进行译码操作。添加控制信号，对编码和译码操作进行时分复用。
[0077]因此，在实施例中，输入数据信号0及其反相信号OB的高k位信息位经编码模块Encoder生成校验位。如果是写入存储器操作，则写操作控制信号write为高电平，作为一个使能信号，控制第一传输门TG模块，将编码模块输出的校验位作为伴随信息位的校验位输出存入存储器，一共m位；如果是读取操作，则读操作控制信号read为高，编码模块Encoder输出的校验位通过一个高有效的读使能信号控制的传输门和异或操作模块,与原来输入数据信号0及其反相信号OB的低m位自带的校验位异或，生成一个用于纠错电路模块Locating error校验位向量。纠错电路模块根据校验向量找到某一比特出错位,使输入数据信号0及其反相信号OB的高k位中的某一信息位发生翻转。最终输出高k位信息位。
[0078]利用编码模块来进行译码操作，添加控制信号，对编码和译码操作进行时分复用。若存储器是数据写入操作，则使用第一传输门将编码模块输出的检验位与写操作控制信号生成伴随信息位的校验位进行输出，则此时编码模块与第一传输门以及写操作信号相当于编码电路的作用；若存储器是数据读取操作时，第二传输门模块和异或操作模块将编码模块输出的检验位与读操作控制信号运算生成检验位向量，并配合纠错电路模块完成纠错译码。此时复用了编码模块，使其同时使用在了编码和译码电路中，使得电路面积小，同时存储器读写时间快、纠错准确。
[0079]在以上的描述中阐述了很多具体细节以便于充分理解本发明。但是以上描述仅是本发明的较佳实施例而已，本 发明能够以很多不同于在此描述的其它方式来实施，因此本发明不受上面公开的具体实施的限制。同时任何熟悉本领域技术人员在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【权利要求】
1.一种SRAM型存储器的纠错电路，其特征在于，包括: 编码模块，用于将数据信号运算生成校验位； 第一传输门模块，根据所述检验位与写操作控制信号运算生成伴随信息位的校验位； 第二传输门模块和异或操作模块，根据所述校验位与读操作控制信号运算生成检验向量; 纠错电路模块，根据校验向量查寻出错位，并进行纠错译码。
2.根据权利要求1所述的SRAM型存储器的纠错电路，其特征在于，所述编码模块内部为汉明码编码规则。
3.根据权利要求1所述的SRAM型存储器的纠错电路，其特征在于，所述编码模块的输入端连接数据信号输入端及其反相信号输入端，所述编码模块的输出端输出运算生成的校验位。
4.根据权利要求3所述的SRAM型存储器的纠错电路，其特征在于，所述第一传输门的两个输入端分别连接所述编码模块的输出端以及写操作控制信号端，所述第一传输门的输出端输出伴随信息位的检验位。
5.根据权利要求4所述的SRAM型存储器的纠错电路，其特征在于，所述第二传输门模块的两个输入端分别连接连接所述编码模块的输出端以及读操作控制信号端，所述第二传输门的输出端、数据信号输入端和其反相信号输入端连接所述异或操作模块的输入端，所述异或操作模块的输出端输出校验向量。
6.根据权利要求5所述的SRAM型存储器的纠错电路，其特征在于，所述纠错电路模块的输入端连接所述异或操作模块的输出端，所述纠错电路模块的输出端连接数据信号输入端及其反相信号输入端。
【文档编号】G11C29/42GK103617811SQ201310642317
【公开日】2014年3月5日 申请日期:2013年12月3日 优先权日:2013年12月3日
【发明者】刘鑫, 赵发展, 韩郑生 申请人:中国科学院微电子研究所