非易失性存储器设备和操作其的方法与流程

对相关申请的交叉引用

本申请要求于2015年11月12日在韩国知识产权局(kipo)提交的第10-2015-0159225号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入于此。

示例实施例总体上涉及半导体集成电路，并且更具体地涉及非易失性存储器设备和/或操作非易失性存储器设备的方法。

背景技术：

可以将半导体存储器设备分类为易失性半导体存储器设备和非易失性半导体存储器设备。易失性半导体存储器设备可以以高速执行读取和写入操作。当易失性存储器设备断电时，存储在该设备中的内容可能丢失。即使当非易失性半导体存储器设备断电时，其也可以保留存储于其中的内容。由于这个原因，不管非易失性半导体存储器设备是上电还是断电，该设备都可以用于存储将被保留的内容。

非易失性半导体存储器设备可以包括掩模只读存储器(mrom)、可编程rom(prom)、可擦除可编程rom(eprom)、电可擦除可编程rom(eeprom)，等等。

闪速存储器设备是非易失性存储器设备的示例。闪速存储器设备可以广泛地用作电子装置的语音和图像存储介质，电子装置诸如计算机、蜂窝电话、pda、数字相机、摄录机、录音机、mp3播放机、手持式pc、游戏机、传真机、扫描仪、打印机，等等。

随着最近已经越来越多地使用高集成度存储器设备，在存储单元中存储多位数据的多位存储器设备也已经变得更常见。

技术实现要素：

示例实施例涉及提供一种操作非易失性存储器设备的方法，其能够减少用于擦除操作的时间。

示例实施例涉及提供一种执行该方法的非易失性存储器设备。

根据示例实施例，提供了一种操作非易失性存储器设备的方法。非易失性存储器设备包括多个存储块。存储块中的每个包括在基板上垂直地形成的单元串。单元串耦合到多个位线。单元串每个均包括连接到串选择晶体管的存储单元。该方法包括：响应于擦除命令来对存储块中的第一存储块执行擦除操作，对第一存储块的存储单元执行擦除验证操作，对耦合到第一存储块的至少一些位线的单元串中的每个的串选择晶体管执行第一读出(sense)操作，以及至少基于第一读出操作的结果来确定第一存储块是否是故障块。第一读出操作基于从多个读出方案当中选择的第一读出方案。

根据示例实施例，一种非易失性存储器设备包括存储单元阵列、电压生成器、地址译码器、页面缓冲电路和控制电路。存储单元阵列包括多个存储块。存储块中的每个包括在基板上垂直地形成的多个单元串。单元串耦合到多个位线。单元串每个均包括连接到串选择晶体管和接地选择晶体管的存储单元。电压生成器被配置为响应于控制信号来生成字线电压。地址译码器被配置为响应于地址信号来向存储单元阵列施加字线电压。页面缓冲电路通过位线耦合到存储单元阵列。控制电路被配置为控制电压生成器和页面缓冲电路。控制电路被配置为响应于擦除命令来对存储块中的第一存储块执行擦除操作和擦除验证操作。控制电路被配置为控制电压生成器和页面缓冲电路，使得电压生成器和页面缓冲电路对耦合到第一存储块的至少一些位线的单元串中的每个的串选择晶体管执行第一读出操作。第一读出操作基于从多个读出方案当中选择的第一读出方案。控制电路被配置为基于第一读出操作的结果来对耦合到第一存储块的至少一些位线的单元串中的每个的接地选择晶体管选择性地执行第二读出操作。第二读出操作基于从多个读出方案当中选择的第二读出方案。

根据示例实施例，提供了一种操作非易失性存储器设备的方法。非易失性存储器设备包括基板上的多个存储块。存储块中的每个包括耦合到多个位线的多个单元串。单元串中的每个包括在基板上的串选择晶体管和接地选择晶体管之间连接到彼此的多个存储单元。该方法包括：对存储块中的第一存储块执行擦除操作，对第一存储块执行擦除验证操作，对第一存储块的至少两个单元串的串选择晶体管执行第一读出操作，以及使用第一读出操作的结果来确定第一存储块是否是故障块。第一读出操作包括：使用从多个读出方案当中选择的第一读出方案来确定第一存储块的至少两个单元串的串选择晶体管中的至少一个处于截止状态还是导通状态中。

根据操作非易失性存储器设备的方法，通过对存储单元的擦除验证操作之后同时地或顺序地对至少一个串选择晶体管或至少一个接地选择晶体管执行读出操作来确定存储块是否是故障块，可以减少用于擦除循环的时间。

附图说明

将根据结合附图的以下详细描述更清楚地理解说明性的、非限制性的示例实施例。

图1是图示出根据示例实施例的存储器系统的框图。

图2是图示出根据示例实施例的图1的存储器系统中的非易失性存储器设备的框图。

图3是图示出图2中的存储单元阵列的框图。

图4是图示出图3的存储块之一的透视图。

图5是沿图4的存储块的线v-v'所取的截面图。

图6是图示出参考图4和图5所描述的存储块的等效电路的电路图。

图7是图示出根据示例实施例的图2的非易失性存储器设备中的控制电路的框图。

图8是图示出根据示例实施例的图2的非易失性存储器设备中的电压生成器的框图。

图9是图示出根据示例实施例的图2的非易失性存储器设备中的页面缓冲电路中的页面缓冲器之一的电路图。

图10是图示出根据示例实施例的、操作非易失性存储器设备的方法的流程图。

图11图示出图6的存储块中的单元串中的每个的串选择晶体管或接地选择晶体管的阈值电压分布。

图12图示出图10的方法所应用至其的存储块的一部分。

图13图示出图10的第一读出操作的示例。

图14图示出图10的第二读出操作的示例。

图15在概念上图示出图10的方法。

图16是图示出图15中的第一读出操作和第二读出操作的时序图。

图17图示出图10的第一读出操作的示例。

图18图示出图10的第二读出操作的示例。

图19在概念上图示出图10的方法。

图20图示出图10的方法所应用至其的存储块的一部分。

图21图示出当向图20的存储块的一部分应用操作非易失性存储器设备的方法时对图10中的选择晶体管所执行的第一读出操作的示例。

图22是图示出根据示例实施例的、操作非易失性存储器设备的方法的流程图。

图23在概念上图示出图22的方法。

图24a是图示出根据示例实施例的操作非易失性存储器设备的方法的流程图。

图24b是图示出在图24a中的第一读出操作和第二读出操作时所采用的读出方案的各种组合的表格。

图25是图示出参考图2所描述的非易失性存储器设备的结构的透视图。

图26是图示出根据示例实施例的固态盘或固态驱动器(ssd)的框图。

图27是图示出根据示例实施例的嵌入式多媒体卡(emmc)的框图。

图28是图示出根据示例实施例的通用闪速存储(ufs)的框图。

图29是图示出根据示例实施例的移动设备的框图。

具体实施方式

将理解的是，当要素被称为“连接到”或“耦合到”另一个要素时，其能够直接地连接或耦合到其他要素，或者中间的要素可以存在。相比之下，当要素被称为“直接地连接到”另一个要素或“直接地耦合到”另一个要素时，则没有中间的要素存在。应当以相同的方式来解释用于描述要素之间的关系的其他词语(例如，“在……之间”相对于“直接地在……之间”、“相邻”相对于“直接地相邻”等等)。

图1是图示出根据示例实施例的存储器系统的框图。

参考图1，存储器系统(或非易失性存储器系统)10可以包括存储器控制器20和至少一个非易失性存储器设备30。

存储器系统10可以包括诸如存储卡的基于闪速存储器的数据存储介质、通用串行总线(usb)存储器和固态驱动器(ssd)。

非易失性存储器设备30可以在存储器控制器20的控制之下执行擦除操作、编程操作和/或写入操作。非易失性存储器设备30通过输入/输出线路从存储器控制器20接收命令cmd、地址addr和数据data，用于执行此类操作。另外，非易失性存储器设备30通过电力线从存储器控制器20接收电力pwr。命令cmd可以包括命令锁存使能(cle)、地址锁存使能(ale)、芯片使能(ce/)、写入使能(we/)和读取使能(re/)。

非易失性存储器设备30可以包括其中包括有多个存储块的存储单元阵列，并且可以向存储器控制器20提供关于包括性能劣化的至少一个单元串的故障块的故障块信息fbi。存储器控制器20可以包括接收故障块信息fbi的块管理模块(bmm)25。当主机要访问故障块时，块管理模块25可以利用正常块的地址来替换故障块的地址。

图2是图示出根据示例实施例的图1的存储器系统中的非易失性存储器设备的框图。

参考图2，非易失性存储器设备30包括存储单元阵列100、地址译码器430、页面缓冲电路410、数据输入/输出电路420、控制电路500和电压生成器600。

存储单元阵列100可以通过至少一个串选择线ssl、多个字线wl以及至少一个接地选择线gsl耦合到地址译码器430。另外，存储单元阵列100可以通过多个位线bl耦合到页面缓冲电路410。

存储单元阵列100可以包括耦合到多个字线wl和多个位线bl的多个存储单元。

在示例实施例中，存储单元阵列100可以是以三维结构(或垂直结构)形成在基板上的三维存储单元阵列。在该情况下，存储单元阵列100可以包括被垂直地定向使得至少一个存储单元位于另一个存储单元上的垂直单元串。通过引用被合并于本文的以下专利文献描述用于三维存储单元阵列适当的配置：美国专利第7,679,133号；第8,553,466号；第8,654,587号；第8,559,235号；以及美国专利公开第2011/0233648号。

可替换地，在示例实施例中，存储单元阵列100可以是以二维结构(或水平结构)形成在基板上的二维存储单元阵列。

图3是图示出图2中的存储单元阵列的框图。

参考图3，存储单元阵列100可以包括多个存储块blk1至blkz。通过图2中的地址译码器430来选择存储块blk1至blkz。例如，地址译码器430可以在存储块blk1至blkz当中选择与块地址相对应的存储块blk。

图4是图示出图3的存储块之一的透视图。图5是沿图4的存储块的线v-v'所取的截面图。

参考图4和图5，存储块blkb包括沿着第一方向d1至第三方向d3扩展的结构。

提供了一种基板111。例如，基板111可以具有第一类型(例如，第一导电类型)的阱。例如，基板111可以具有通过注入诸如硼(b)的iii族元素所形成的p阱。例如，基板111可以具有提供在n阱中的口袋型p阱。基板111可以具有p型阱(或p型口袋型阱)。然而，基板111的导电类型不限于p型。

可以在基板111中提供沿着第一方向d1扩展的多个掺杂区域311至314。例如，多个掺杂区域311至314可以具有与基板111的第一类型不同的第二类型(例如，第二导电类型)。第一掺杂区域311至第四掺杂区域314可以具有n型。然而，第一掺杂区域311至第四掺杂区域314的导电类型不限于n型。

在第一掺杂区域311和第二掺杂区域312之间、在基板111的区域上沿着第二方向顺序地提供沿着第一方向d1扩展的多个绝缘材料112。例如，多个绝缘材料可以沿着第二方向d2与彼此间隔开特定距离。可替换地，至少一些绝缘材料112可以与彼此间隔开不同的距离。绝缘材料112可以包括诸如氧化层之类的绝缘材料。

多个柱体113可以沿着第二方向d2穿透绝缘材料，并且可以在第一掺杂区域311和第二掺杂区域312之间、在基板111的区域上沿着第一方向被顺序地布置。例如，多个柱体113穿透绝缘材料112以接触基板111。

例如，每个柱体113可以包括多个材料，诸如沟道层114和内部材料115。沟道层114可以是半导体。例如，每个柱体113的沟道层114可以包括具有第一类型的硅材料。例如，每个柱体113的沟道层114可以包括具有与基板111相同类型的硅材料。每个柱体113的沟道层114可以包括p型硅。然而，每个柱体113的沟道层114不限于p型硅。

每个柱体113的内部材料115包括绝缘材料。例如，每个柱体113的内部材料115可以包括诸如氧化硅的绝缘材料。例如，每个柱体113的内部材料115可以包括空气间隙。可以省略内部材料115，在这种情况下柱体113可以具有棒形状。

在第一掺杂区域311和第二掺杂区域312之间的区域上、沿着绝缘材料112、柱体113和基板111的暴露表面提供绝缘层116。例如，可以移除在最后一个绝缘材料112的第二方向d2上在暴露表面上提供的绝缘层116。

例如，绝缘层116的厚度可以小于绝缘材料112当中的相邻的绝缘材料112之间的距离的一半。可以在绝缘层116和绝缘材料112之间提供绝缘材料112和绝缘层116之外的材料。材料可以处于绝缘材料112当中的第一绝缘材料上，并且可以在第一绝缘材料的底部处的第二绝缘材料112之上提供绝缘层116。在第一掺杂区域311和第二掺杂区域312之间的区域中在绝缘层116的暴露表面上提供第一导电材料211至291。例如，在与基板111相邻的绝缘材料112和基板111之间提供沿着第一方向d1扩展的第一导电材料211。更详细地，在与基板111相邻的绝缘材料112的底部处的绝缘层116与基板111之间提供沿着第一方向d1扩展的第一导电材料211。换句话说，可以将绝缘材料112和导电材料211至291交替地堆叠在彼此之上。绝缘层116可以在绝缘材料112和导电材料211至291之间扩展。

在处于绝缘材料112当中的特定绝缘材料之上处的绝缘层116与被布置在特定绝缘材料之上的绝缘材料的底部处的绝缘层之间提供沿着第一方向d1扩展的第一导电材料。也就是说，在绝缘材料112之间提供沿着第一方向d1扩展的多个第一导电材料221至281，并且可以理解的是，在绝缘材料112和第一导电材料221至281之间提供绝缘层116。第一导电材料211至291可以包括金属材料。第一导电材料211至291可以包括诸如多晶硅之类的导电材料。

可以在第二掺杂区域312和第三掺杂区域313之间的区域中提供与第一掺杂区域311和第二掺杂区域312上的那些结构相同的结构。在第二掺杂区域312和第三掺杂区域313之间的区域中，提供了沿着第一方向d1扩展的多个绝缘材料112、沿着第一方向d1顺序地布置的并且沿着第三方向d3穿透多个绝缘材料112的多个柱体113、在多个绝缘材料112和多个柱体113的暴露表面上提供的绝缘层116以及沿着第一方向扩展的多个导电材料212至292。

在第三掺杂区域313和第四掺杂区域314之间的区域中，可以提供与第一掺杂区域311和第二掺杂区域312上的那些结构相同的结构。在第三掺杂区域313和第四掺杂区域314之间的区域中，提供了沿着第一方向d1扩展的多个绝缘材料112、沿着第一方向顺序地布置的并且沿着第三方向d3穿透多个绝缘材料112的多个柱体113、在多个绝缘材料112和多个柱体113的暴露表面上提供的绝缘层116以及沿着第一方向d1扩展的多个第一导电材料213至293。

在多个柱体113上分别地提供漏极320。漏极320可以包括利用第二类型掺杂的硅材料。例如，漏极320可以包括利用n型掺杂的硅材料。在实施例中，漏极320包括n型硅材料。然而，漏极320不限于n型硅材料。

每个漏极320的宽度可以大于柱体113的宽度。例如，可以在对应的柱体113之上以焊盘形式提供每个漏极320。每个漏极320可以扩展到对应的柱体113的沟道层114的一部分。

在漏极上，提供沿着第三方向d3扩展的第二导电材料331至333。沿着第一方向d1布置第二导电材料331至333，其隔开特定距离。第二导电材料331至333分别地连接到对应的区域中的漏极320。可以通过每个接触插头来连接沿着第三方向d3扩展的漏极320和第二导电材料333。第二导电材料331至333可以包括金属材料。第二导电材料331至333可以包括诸如多晶硅的导电材料。

在下文中，对第一导电材料211至291、212至292以及213至293的高度进行描述。第一导电材料211至291、212至292以及213至293可以顺序地具有自基板111起的第一高度至第九高度。也就是说，与基板111相邻的第一导电材料211至213具有第一高度。与第二导电材料331至333相邻的第一导电材料291至293具有第九高度。随着从第一导电材料211至291、212至292以及213至293当中的特定导电材料的基板111起的次序增加，第一导电材料的高度增加。

参考图4和图5，柱体113、绝缘层116和多个第一导电材料211至291、212至292以及213至293形成单元串。例如，每个柱体113、绝缘层116的相邻区域，以及第一导电材料211至291、212至292和213至293的相邻区域形成单元串。单元串包括多个晶体管结构ts。

图6是图示出参考图4和图5所描述的存储块的等效电路的电路图。

可以以三维结构(或垂直结构)在基板上形成图6的存储块blka。例如，可以在垂直于基板的方向上形成存储块blka中所包括的多个单元串。

参考图6，存储块blka可以包括在位线bl1、bl2和bl3与公共源极线csl之间耦合的存储单元串ns11至ns33。存储单元串ns11至ns33中的每个可以包括串选择晶体管sst、多个存储单元mc1至mc8以及接地选择晶体管gst。在图6中，存储单元串ns11至ns33中的每个被图示出包括八个存储单元mc1至mc8。然而，示例实施例不限于此。在示例实施例中，存储单元串ns11至ns33中的每个可以包括任何数量的存储单元。

串选择晶体管sst可以连接到对应的串选择线ssl1至ssl3。多个存储单元mc1至mc8可以分别地连接到对应的字线wl1至wl8。接地选择晶体管gst可以连接到对应的接地选择线gsl1至gsl3。串选择晶体管sst可以连接到对应的位线bl1、bl2和bl3，并且接地选择晶体管gst可以连接到公共源极线csl。位线bl1、bl2和bl3可以耦合到对应的页面缓冲器pb1、pb2和pb3。

在图6中，存储单元串ns11至ns33中的每个被图示出包括一个串选择晶体管sst和一个接地选择晶体管gst。然而，示例实施例不限于此。在示例实施例中，存储单元串ns11至ns33中的每个可以包括两个或更多个串选择晶体管和两个或更多个接地选择晶体管。

可以将具有相同的高度的字线(例如，wl1)共同地连接，并且可以将接地选择线gsl1至gsl3和串选择线ssl1至ssl3分离。在图8中，存储块blka被图示出耦合到八个字线wl1至wl8和三个位线bl1至bl3。然而，示例实施例不限于此。在示例实施例中，存储单元阵列100可以耦合到任何数量的字线和位线。

再次参考图2，控制电路500可以从外部设备(例如，存储器控制器20)接收命令信号cmd和地址信号addr，并且基于命令信号cmd和地址信号addr来控制非易失性存储器设备30的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作、擦除验证操作和至少一个读出操作。

例如，控制电路500可以基于命令信号cmd来生成用于控制电压生成器600的控制信号ctl，并且基于地址信号addr来生成行地址r_addr和列地址c_addr。控制电路500可以向地址译码器430提供行地址r_addr并且向数据输入/输出电路420提供列地址c_addr。

地址译码器430可以通过至少一个串选择线ssl、多个字线wl和至少一个接地选择线gsl耦合到存储单元阵列100。在编程操作或读取操作期间，地址译码器430可以基于行地址r_addr确定多个字线wl之一作为第一字线(例如，所选择的字线)，并且确定多个字线wl的除第一字线之外的其余字线作为未被选择的字线。

电压生成器600可以基于控制信号ctl来生成被用于非易失性存储器设备30的操作的字线电压vwl。字线电压vwl可以通过地址译码器430被施加到多个字线wl。

例如，在擦除操作期间，电压生成器600可以向存储块的阱施加擦除电压，并且可以向存储块的全部字线施加接地电压。在擦除验证操作期间，电压生成器600可以向存储块的全部字线施加擦除验证电压，或逐字线地顺序地向字线施加擦除验证电压。在至少一个读出操作期间，电压生成器600可以向耦合到存储块的一些位线的至少一个串选择晶体管和至少一个接地选择晶体管施加读出电压。

例如，在编程操作期间，电压生成器600可以向第一字线施加编程电压，并且可以向未被选择的字线施加编程通过电压。此外，在编程验证操作期间，电压生成器600可以向第一字线施加编程验证电压，并且可以向未被选择的字线施加验证通过电压。

例如，在读取操作期间，电压生成器600可以向第一字线施加读取电压，并且可以向未被选择的字线施加读取通过电压。

页面缓冲电路410可以通过多个位线bl耦合到存储单元阵列100。页面缓冲电路410可以包括多个页面缓冲器。在示例实施例中，一个页面缓冲器可以连接到一个位线。可替换地，一个页面缓冲器可以连接到两个或更多位线。

页面缓冲电路410可以暂时地存储将在所选择的页面中被编程的数据或从所选择的页面中被读取的数据。

数据输入/输出电路420可以通过数据线dl耦合到页面缓冲电路410。在编程操作期间，数据输入/输出电路410可以基于从控制电路500接收的列地址c_addr来从外部设备(例如，存储器控制器20)接收程序数据data，并且向页面缓冲电路410提供程序数据data。在读取操作期间，数据输入/输出电路420可以基于从控制电路500接收的列地址c_addr向外部设备提供存储在页面缓冲电路410中的读取数据data。

另外，页面缓冲电路410和数据输入/输出电路420从存储单元阵列100的第一区域读取数据并且向存储单元阵列100的第二区域写入所读取的数据。也就是说，页面缓冲电路410和数据输入/输出电路420可以执行回写操作。

图7是图示出根据示例实施例的图2的非易失性存储器设备中的控制电路的框图。

参考图7，控制电路500包括命令译码器510、地址缓冲器520和控制信号生成器530。控制电路500可以进一步包括编程/擦除循环计数器540。可替换地，可以省略编程/擦除循环计数器540。

命令译码器510对命令cmd进行译码并且向控制信号生成器530提供译码的命令d_cmd。当译码的命令d_cmd是编程命令或擦除命令时，命令译码器510向编程/擦除循环计数器540提供译码的命令d_cmd。

地址缓冲器520接收地址信号addr、向地址译码器430和编程/擦除循环计数器540提供行地址r_addr，并且向数据输入/输出电路420提供列地址c_addr。

编程/擦除循环计数器540基于译码的命令d_cmd和行地址r_addr来计数对所选择的存储单元进行的编程/擦除循环的数量，并且为比较单元560提供计数值cv。计数值cv指示对所选择的存储单元进行的编程/擦除循环的计数数量。计数值cv可以指示在存储块被擦除之后特定存储块的存储单元的编程的数量。

控制信号生成器530接收译码的命令d_cmd，基于由译码的命令d_cmd所指向的操作和编程/擦除循环的数量来生成控制信号ctl，以及向电压生成器600提供控制信号ctl。控制信号生成器530可以进一步接收计数值cv并且基于对所选择的存储单元进行的编程/擦除循环的计数数量来生成控制信号ctl。

图8是图示出根据示例实施例的图2的非易失性存储器设备中的电压生成器的框图。

参考图8，电压生成器600包括高电压生成器610和低电压生成器630。电压生成器600可以进一步包括负电压生成器650。

高电压生成器610可以响应于第一控制信号ctl1、根据由译码的命令d_cmd所指向的操作来生成编程电压pgm、编程通过电压vppass、验证通过电压vvpass、读取通过电压vrpass和擦除电压vers。编程电压pgm可以被施加到第一字线。编程通过电压vppass、验证通过电压vvpass、读取通过电压vrpass可以被施加到未被选择的字线，并且擦除电压vers可以被施加到存储块的阱。第一控制信号ctl1可以包括多个位，其指示由译码的命令d_cmd指向的操作和通过比较信号cs所指示的编程/擦除循环的数量。

低电压生成器630可以响应于第二控制信号ctl2、根据由译码的命令d_cmd所指向的操作来生成编程验证电压vpv、读取电压vrd、擦除验证电压ver、第一读出电压vs1和第二读出电压vs2。编程验证电压vpv、读取电压vrd和擦除验证电压ver可以根据非易失性存储器设备100的操作被施加到第一字线。第一读出电压vs1和第二读出电压vs2可以被施加到至少一个串选择线和至少一个接地选择线。第二控制信号ctl2可以包括多个位，其指示由译码的命令d_cmd所指向的操作。

负电压生成器650可以响应于第三控制信号ctl3、根据由译码的命令d_cmd所指向的操作来生成具有负电平的编程验证电压vpv’、读取电压vrd’和擦除验证电压ver’。第三控制信号ctl3可以包括多个位，其指示由译码的命令d_cmd所指示的操作和通过比较信号cs所指示的编程/擦除循环的数量。

图9是图示出根据示例实施例的图2的非易失性存储器设备中的页面缓冲电路中的页面缓冲器之一的电路图。

在图9中，图示出耦合到图6中的位线bl1的页面缓冲器pb1。

参考图9，页面缓冲器pb1包括预充电电路411、开关电路412以及读出和锁存电路413。

页面缓冲器pb1的预充电电路411、开关电路412以及读出和锁存电路413可以响应于控制电路500的控制信号pbc进行操作。控制信号pbc可以包括加载信号load、位线电压控制信号blshf、位线选择信号blslt、屏蔽信号shld，等等。

预充电电路411可以向读出节点so提供预充电电压vdd。预充电电路411可以包括根据加载信号load被导通或截止的预充电晶体管tpr。

开关电路412可以包括晶体管m1、m2以及m3。晶体管m1可以响应于位线电压控制信号blshf来将位线bl1预充电至期望的(和/或可替换地，预先确定的)电压电平。晶体管m2可以响应于位线选择信号blslt来选择位线bl1。晶体管m3可以响应于屏蔽信号shld来将位线bl1放电。

读出和锁存电路413可以检测读出节点so的电压电平。可以根据读出节点so的所检测的电压电平对数据进行锁存。读出和锁存电路413可以包括锁存电路414和晶体管t1至t4。锁存电路414包括反相器inv1和inv2。晶体管t1包括接收设置信号set的栅极，晶体管t2包括接收复位信号rst的栅极，晶体管t3包括接收刷新信号ref的栅极，并且晶体管t4包括耦合到读出节点so的栅极。读出和锁存电路413可以响应于控制信号pbc中所包括的控制信号set、rst和ref来进行操作。

图10是图示出根据示例实施例的、操作非易失性存储器设备的方法的流程图。

可以通过图2的非易失性存储器设备30来执行图10的操作非易失性存储器设备的方法。

参考图1至图10，当非易失性存储器设备30从存储器控制器20接收擦除命令时，电压生成器600在控制电路500的控制之下向从存储块blk1～blkz中选择的第一存储块施加擦除电压vers以对第一存储块执行擦除操作第一存储块(s100)。非易失性存储器设备30通过向耦合到第一存储块的存储单元的字线施加擦除验证电压来对第一存储块执行擦除验证操作(s200)。

非易失性存储器设备30使用至少一个读出电压同时地对与耦合到第一存储块的一些位线的每个单元串的存储单元耦合的至少一个串选择晶体管执行第一读出操作(s300)。非易失性存储器设备30基于第一读出操作的结果来确定至少一个串选择晶体管是否是截止状态(s400)。当至少一个串选择晶体管是截止状态(s400中的“是”)时，非易失性存储器设备30使用至少一个读出电压同时地对与耦合到第一存储块的一些位线的每个单元串的存储单元耦合的至少一个接地选择晶体管执行第二读出操作(s500)。非易失性存储器设备30基于第一读出操作的结果和第二读出操作的结果来确定第一存储块是否是故障块(s600)。

当至少一个串选择晶体管中的至少一个未处于截止状态(s400中的“否”)时，非易失性存储器设备30基于第一读出操作的结果确定第一块为故障块(s600)。

在图10中，步骤s300、s400和s500可以构成对选择晶体管执行读出操作的步骤(s250)。

非易失性存储器设备30至少基于第一读出操作的结果来确定第一存储块是否是故障块，并且当第一存储块是故障块时，可以向存储器控制器20的块管理模块25提供指示第一存储块是故障块的故障块信息fbi。

可以对耦合到一个存储块的全部位线的单元串执行图10的方法，或可以对耦合到一个存储块的位线中的被选择性地预充电的一些位线的单元串执行图10的方法。

图11图示出图6的存储块中的单元串中的每个中的串选择晶体管或接地选择晶体管的阈值电压分布。

参考图11，串选择晶体管sst或接地选择晶体管gst可以具有由附图标记711所表示的阈值电压分布。当编程/擦除循环增加并且单元串劣化时，串选择晶体管sst或接地选择晶体管gst可以具有由附图标记712所表示的阈值电压分布。当串选择晶体管sst或接地选择晶体管gst被过度编程时，串选择晶体管sst或接地选择晶体管gst可以具有由附图标记713所表示的阈值电压分布。

图12图示出图10的方法所应用至其的存储块的一部分、图13图示出图10的第一读出操作的示例，以及图14图示出图10的第二读出操作的示例。

图15在概念上图示出图10的方法。

在图12至图15中，假定耦合到位线bl1的单元串ns11～ns31中的每个包括一个串选择晶体管和一个接地选择晶体管。

参考图6以及图11至图15，为了执行第一读出操作(s300a)，非易失性存储器设备30对第一存储块的全部位线bl1～bl3进行预充电(s311)。非易失性存储器设备30执行粗略读出c以向耦合到被预充电的位线bl1～bl3的单元串ns11～ns33的串选择晶体管sst1～sst3同时地施加第一读出电压vs1(s313)，并且然后执行精细读出f以向串选择晶体管sst1～sst3同时地施加与第一读出电压vs1不同的第二读出电压vs2(s315，721)。第一读出电压vs1具有比用于在正常状态中读出串选择晶体管sst1～sst3的阈值电压分布的下部范围的目标电平tl低的电压电平，并且第二读出电压vs2具有目标电平tl。

对具有截止状态的串选择晶体管sst1～sst3中的至少一个执行使用第一读出电压vs1的粗略读出c，并且对具有截止状态的串选择晶体管执行使用第二读出电压vs2的精细读出f。在粗略读出c和精细读出f期间，电压生成器600可以向字线wl1～wl8和接地选择线gsl1～gsl3施加读取通过电压vrpass。

当串选择晶体管sst1～sst3中的至少一个未通过第一读出操作时，第一存储块被确定为故障块，因为读出节点so的电压电平被改变。

当串选择晶体管sst1～sst3通过第一读出操作时，为了执行第二读出操作(s500a)，非易失性存储器设备30再次对全部位线bl1～bl3进行预充电(s511)。非易失性存储器设备30执行粗略读出c以同时地向单元串ns11～ns33的接地选择晶体管gst1～gst3施加第一读出电压vs1(s513)，并且然后执行精细读出f以同时地向接地选择晶体管gst1～gst3施加第二读出电压vs2(s515，723)。在粗略读出c和精细读出f期间，电压生成器600可以向字线wl1～wl8和串选择线ssl1～ssl3施加读取通过电压vrpass。可以基于对串选择晶体管sst1～sst3的第一读出操作的结果来选择性地执行对接地选择晶体管gst1～gst3的第二读出操作。

例如，当单元串ns31的串选择晶体管sst3和接地选择晶体管gst3随着编程/擦除循环增加而具有阈值电压分布721时，电流通过单元串ns31从页面缓冲器pb1流动至公共源极线csl，这是因为在位线被预充电之后执行粗略c-精细f读出。因此，因为读出节点so的电压电平被改变，页面缓冲器pb1可以基于读出节点so的电压电平的改变来确定单元串ns11～ns31中的至少一个的串选择晶体管和接地选择晶体管是否改变。

图16是图示出图15中的第一读出操作和第二读出操作的时序图。

参考图16，使用不同于彼此的第一读出电压vs1和第二读出电压vs2的粗略-精细读出包括粗略读出和精细读出。

粗略读出和精细读出中的每个包括位线预充电时段bls_prch、发展时段develop和锁存时段latch。在粗略读出，在预充电时间t11期间对所有位线进行预充电。在发展时间t12期间，预充电的位线的电流根据串选择晶体管或接地选择晶体管的阈值电压而改变。在锁存时间t13期间，在页面缓冲器pb1中读出和锁存位线电流的变化。基于经由粗略读出锁存的数据来选择具有截止状态的选择晶体管。执行对于具有截止状态的选择晶体管的精细读出。

对于精细读出，选择经由粗略读出所选择的选择晶体管的位线。在预充电时间t21期间对所选择的位线进行预充电。在发展时间t22期间，预充电位线的电流根据串选择晶体管或接地选择晶体管的阈值电压而变化。在锁存时间t23期间，在页面缓冲器pb1中读出和锁存位线电流的变化。基于经由精细读出锁存的数据来确定选择晶体管是否具有导通状态。

在图14中，在对接地选择晶体管gst1～gst3执行第二读出操作之前，对存储单元mc11～mc18、mc21～mc28和mc31～mc38执行使用至少一个单元读出电压进行的单元读出操作。逐字线地向字线同时地施加其电平低于目标电平的第三读出电压，并且然后逐字线地同时地向字线施加具有目标电平的第四读出电压用于验证存储单元mc11～mc18、mc21～mc28和mc31～mc38的每个阈值电压(s480)。

可以基于单元读出操作的结果来确定存储单元mc11～mc18、mc21～mc28和mc31～mc38中的每个是否具有截止状态(s490)。当存储单元mc11～mc18、mc21～mc28和mc31～mc38中的每个具有截止状态(s490中的“是”)时，执行第二读出操作(s500a)。当存储单元mc11～mc18、mc21～mc28和mc31～mc38中的至少一个具有导通状态(s490中的“否”)时，第一存储块被确定为故障块。

另外，可以在第二读出操作而不是第一读出操作之后执行单元读出操作(s480和s490)。当更具第一读出操作串选择晶体管sst1～sst3中的每个具有截止状态时，可以执行单元读出操作(s480和s490)。

图17图示出图10的第一读出操作的示例，图18图示出图10的第二读出操作的示例以及图19在概念上图示出图10的方法。

参考图6、图11、图12至图17以及图19，为了执行第一读出操作(s300b)，非易失性存储器设备30对第一存储块的全部位线bl1～bl3进行预充电(s321)。非易失性存储器设备30执行精细读出f以同时地向耦合到被预充电的位线bl1～bl3的单元串ns11～ns33的串选择晶体管sst1～sst3731施加读出电压vs2(s323)。

当串选择晶体管sst1～sst3中的至少一个未通过第一读出操作时，第一存储块被确定为故障块，因为读出节点so的电压电平被改变。

当串选择晶体管sst1～sst3通过第一读出操作时，为了执行第二读出操作(s500b)，非易失性存储器设备30再次对全部位线bl1～bl3进行预充电(s521)。非易失性存储器设备30执行精细读出f以同时地向单元串ns11～ns33的接地选择晶体管gst1～gst3733施加读出电压vs2(s523)。可以基于对串选择晶体管sst1～sst3的第一读出操作的结果来选择性地执行对接地选择晶体管gst1～gst3的第二读出操作。

图20图示出图10的方法所应用至其的存储块的一部分。

图21图示出当向图20的存储块的一部分应用操作非易失性存储器设备的方法时，对图10中的选择晶体管所执行的第一读出操作的示例。

在图20和图21中，假定耦合到位线bl1的单元串ns11’～ns31’中的每个包括两个串选择晶体管和两个接地选择晶体管。

参考图6、图11、图20和图21，为了对选择晶体管执行读出操作(s250a)，非易失性存储器设备30同时地对单元串ns11’～ns31’的第一串选择晶体管sst11～sst31执行第一读出操作(s300)。第一读出操作可以是使用第一读出电压vs1和第二读出操作vs2的粗略-精细读出操作，如参考图15所描述地。可替换地，第一读出操作可以是使用第二读出操作vs2的精细读出操作，如参考图19所描述地。

基于第一读出操作来确定第一串选择晶体管sst11～sst31中的每个是否具有截止状态(s400)。当第一串选择晶体管sst11～sst31中的至少一个不具有截止状态(s400中的“否”)时，第一存储块被确定为故障块(s600)。

当根据第一读出操作第一串选择晶体管sst11～sst31中的每个具有截止状态(s400中的“是”)时，非易失性存储器设备30使用至少一个读出电压对单元串ns11’～ns31’的第二串选择晶体管sst12～sst32同时地执行第三读出操作(s420)。基于第三读出操作来确定第二串选择晶体管sst12～sst32中的每个是否具有截止状态(s440)。当第二串选择晶体管sst12～sst32中的至少一个不具有截止状态(s440中的“否”)时，第一存储块被确定为故障块(s600)。

当根据第三读出操作第二串选择晶体管sst12～sst32中的每个具有截止状态(s440中的“是”)时，非易失性存储器设备30同时地对第一接地选择晶体管gst11～gst31执行第二读出操作(s500)。基于第二读出操作来确定第一接地选择晶体管gst11～gst31中的每个是否具有截止状态(s550)。当第一接地选择晶体管gst11～gst31中的至少一个不具有截止状态(s550中的“否”)时，第一存储块被确定为故障块(s600)。

当根据第一读出操作第一接地选择晶体管gst11～gst31中的每个具有截止状态(s550中的“是”)时，非易失性存储器设备30使用至少一个读出电压对单元串ns11’～ns31’的第二接地选择晶体管gst12～gst32同时地执行第四读出操作(s570)。可以依赖于第二接地选择晶体管gst12～gst32中的每个是否具有截止状态来选择性地将第一存储块确定为故障块(s600)。

图22是图示出根据示例实施例的、操作非易失性存储器设备的方法的流程图。图23在概念上图示出图22的方法。

可以通过图2的非易失性存储器设备30来执行图22的操作非易失性存储器设备的方法。在图23中，假定耦合到位线bl1的单元串ns11～ns31中的每个包括一个串选择晶体管和一个接地选择晶体管，如图12中那样。

参考图2、图6、图11、图12、图22和图23，当非易失性存储器设备30从存储器控制器20接收擦除命令时，电压生成器600在控制电路500的控制之下向从存储块blk1～blkz中选择的第一存储块施加擦除电压vers，以对第一存储块执行擦除操作(s100)。非易失性存储器设备30通过向耦合到第一存储块的存储单元的字线施加擦除验证电压来对第一存储块执行擦除验证操作(s200)。

非易失性存储器设备30使用至少一个读出电压对与耦合到第一存储块的一些位线的每个单元串的存储单元耦合的至少一个串选择晶体管顺序地执行741第一读出操作(s300’)。非易失性存储器设备30基于第一读出操作的结果来确定至少一个串选择晶体管是否是截止状态(s400’)。当至少一个串选择晶体管是截止状态(s400中的“是”)时，非易失性存储器设备30使用至少一个读出电压对与耦合到第一存储块的一些位线的每个单元串的存储单元耦合的至少一个接地选择晶体管顺序地执行743第二读出操作(s500’)。非易失性存储器设备30基于第一读出操作的结果和第二读出操作的结果来确定第一存储块是否是故障块(s600’)。

非易失性存储器设备30至少基于第一读出操作的结果来确定第一存储块是否是故障块，并且当第一存储块是故障块时，可以向存储器控制器20的块管理模块25提供指示第一存储块是故障块的故障块信息fbi。

可以对耦合到一个存储块的全部位线的单元串执行图22的方法，或可以对耦合到一个存储块的位线中的被选择性地预充电的一些位线的单元串执行图22的方法。

参考图1至图23进行的对非易失性存储器设备和操作非易失性存储器设备的方法的描述可以类似地适用于检查(下检查(under-check))具有阈值电压分布712的选择晶体管或用于检查(上检查(upper-check))具有阈值电压分布713的选择晶体管。

图24a是图示出根据示例实施例的操作非易失性存储器设备的方法的流程图。图24b是图示出在图24a中的第一读出操作和第二读出操作时所采用的读出方案的各种组合的表格。

参考图1至图24b，当非易失性存储器设备30从存储器控制器20接收擦除命令时，电压生成器600在控制电路500的控制之下向从存储块blk1～blkz中选择的第一存储块施加擦除电压vers，以对第一存储块执行擦除操作(s710)。非易失性存储器设备30通过向耦合到第一存储块的存储单元的字线施加擦除验证电压来对第一存储块执行擦除验证操作(s720)。

非易失性存储器设备30基于从多个读出方案中选择的第一读出方案对与耦合到第一存储块的一些位线的每个单元串的存储单元耦合的至少一个串选择晶体管执行第一读出操作(s730)。非易失性存储器设备30基于第一读出操作的结果来确定至少一个串选择晶体管是否是截止状态(s740)。当至少一个串选择晶体管是截止状态(s740中的“是”)时，非易失性存储器设备30基于从读出方案中选择的第二读出方案，对与耦合到第一存储块的一些位线的每个单元串的存储单元耦合的至少一个接地选择晶体管执行第二读出操作(s750)。

非易失性存储器设备30基于第一读出操作的结果和第二读出操作的结果来确定第一存储块是否是故障块(s600’)。至少一个串选择晶体管中的至少一个未处于截止状态中(s740中的“否”)时，非易失性存储器设备30基于第一读出操作的结果来确定第一存储器块为故障块(s760)。

参考图24b，其中图示出分别地选择为对至少一个串选择晶体管的第一读出操作750和选择为对至少一个接地选择晶体管的第二读出操作760的各种读出方案p、q和r的组合。

读出方案p表示参考图15和图16所描述的、使用第一读出电压和第二读出电压同时地执行的粗略-精细读出的读出操作。读出方案q表示参考图19所描述的、使用一个读出电压同时地执行的精细读出的读出操作。读出方案r表示参考图23所描述的、使用一个读出电压顺序地执行的精细读出的读出操作。读出方案p、q和r之一根据至少一个串选择晶体管的特性被选择，并且被用作第一读出操作。读出方案p、q和r之一根据至少一个接地选择晶体管的特性被选择，并且被用作第二读出操作。

例如，读出方案p可以被选择为第一读出方案，并且读出方案p可以被选择为第二读出方案。第一读出操作750和第二读出操作760的组合的数量可以是九，如图24b中所图示。

图25是图示出参考图2所描述的非易失性存储器设备的结构的透视图。

参考图25，非易失性存储器设备30包括三维存储单元阵列100以及平面外围电路410、420、430、500和600。

如参考图4至图6所描述地，存储单元阵列100包括在与基板111交叉的方向上堆叠的存储单元。也就是说，存储单元阵列100具有其中三维地布置存储单元的三维结构。外围电路410、420、430、500和600包括在单层中在基板111上提供的设备。也就是说，外围电路410、420、430、500和600包括具有平面结构的设备。

例如，图示出在三维存储单元阵列100的一侧处提供外围电路410、420、430、500和600。然而，外围电路410、420、430、500和600的位置关系和它们的数量不限于此。

例如，可以在三维存储单元阵列100的至少两侧上提供外围电路410、420、430、500和600。另外地，提供至少两个三维存储单元阵列100，并且可以在至少两个三维存储单元阵列100的每个的至少一侧上提供平面外围电路410、420、430、500和600。

图26是图示出根据示例实施例的固态盘或固态驱动器(ssd)的框图。

参考图26，ssd1000包括多个非易失性存储器设备1100和ssd控制器1200。

可以可选地向非易失性存储器设备1100提供外部高电压vpp。非易失性存储器设备1100中的每个可以包括图2的非易失性存储器设备30。通过对存储单元的擦除验证操作之后同时地或顺序地对至少一个串选择晶体管或至少一个接地选择晶体管执行读出操作来确定存储块是否是故障块，非易失性存储器设备1100中的每个可以减少用于擦除循环的时间。

ssd控制器1200通过多个通道ch1至chi而连接到非易失性存储器设备1100。ssd控制器1200包括一个或多个处理器1210、缓冲存储器1220、ecc块1230、主机接口1250和非易失性存储器接口1260。

缓冲存储器1220存储用于驱动ssd控制器1200的数据。缓冲存储器1220包括每个均存储数据或命令的多个存储器线。尽管图19图示出缓冲存储器1220被包括在ssd控制器1200中的实施例，但本发明构思不限于此。可替换地，例如，缓冲存储器1220可以被放置在ssd控制器1200外部。

ecc块1230计算将在写入操作被编程的数据的纠错码值并且在读取操作使用纠错码值来校正所读取的数据的错误。在数据恢复操作中，ecc块1230校正从非易失性存储器设备1100恢复的数据的错误。尽管在图19中未示出，可以另外包括代码存储器以存储驱动ssd控制器1200所需要的代码数据。可以通过非易失性存储器设备来实施代码存储器。

主机接口1250提供与外部设备的接口。非易失性存储器接口1260提供与非易失性存储器设备1100的接口。

图27是图示出根据示例实施例的嵌入式多媒体卡(emmc)的框图。

参考图27，emmc2000包括一个或多个nand闪速存储器设备2100和控制器2200。

nand闪速存储器设备2100可以包括图2的非易失性存储器设备30。通过在对存储单元的擦除验证操作之后同时地或顺序地对至少一个串选择晶体管或至少一个接地选择晶体管执行读出操作来确定存储块是否是故障块，nand闪速存储器设备2100可以减少用于擦除循环的时间。

控制器2200经由多个通道与nand闪速存储器设备2100相连接。控制器2200包括一个或多个控制器核心2210、主机接口2250和nand接口2260。控制器核心2210控制emmc2000的总体操作。主机接口2250被配置为执行在控制器2210和主机host之间的接口。nand接口2260被配置为提供在nand闪速存储器设备2100和控制器2200之间的接口。在示例实施例中，主机接口2250可以是并行接口(例如，mmc接口)。在示例实施例中，emmc2000的主机接口2250可以是串行接口(例如，uhs-ii、ufs，等等)。

emmc2000从主机接收电源电压vcc和vccq。例如，向nand闪速存储器设备2100和nand接口2260提供电源电压vcc(例如，大约3.3v)，并且向控制器2200提供电源电压vccq(例如，大约1.8v/3.3v)。在一些实施例中，可以可选地向emmc2000提供外部高电压vppx。

图28是图示出根据示例实施例的通用闪速存储(ufs)的框图。

参考图28，ufs系统3000可以包括ufs主机3100、ufs设备3200和3300、嵌入式ufs设备3400和可移除的ufs卡3500。ufs主机3100是移动设备的应用处理器。ufs主机3100、ufs设备3200和3300、嵌入式ufs设备3400和可移除的ufs卡3500中的每个通过ufs协议与外部设备进行通信。通过图2的非易失性存储器设备30来实施ufs设备3200和3300、嵌入式ufs设备3400和可移除的ufs卡3500中的至少一个。因此，通过对存储单元的擦除验证操作之后同时地或顺序地对至少一个串选择晶体管或至少一个接地选择晶体管执行读出操作来确定存储块是否是故障块，ufs设备3200和3300、嵌入ufs设备3400和可移除的ufs卡3500中的至少一个可以减少用于擦除循环的时间。

同时，嵌入式ufs设备3400和可移除的ufs卡3500可以使用与ufs协议不同的协议来执行通信。ufs主机3100和可移除的ufs卡3500可以通过各种卡协议(例如，ufd、mmc、sd(安全数字)、迷你sd、微型sd，等等)来进行通信。

图29是图示出根据示例实施例的移动设备的框图。

参考图29，移动设备4000可以包括应用处理器4100、通信模块4200、显示器/触摸模块4300、存储设备4400和移动ram4500。

应用处理器4100控制移动设备4000的操作。通信模块4200被实施为执行与外部设备的无线或有线通信。显示/触摸模块4300被实施为显示通过应用处理器4100处理的数据，或通过触摸面板接收数据。存储设备4400被实施为存储用户数据。存储设备4400可以是emmc、ssd、ufs设备，等等。存储设备4400可以包括图2的非易失性存储器设备30。通过在对存储单元的擦除验证操作之后同时地或顺序地对至少一个串选择晶体管或至少一个接地选择晶体管执行读出操作来确定存储块是否是故障块，存储设备4400可以减少用于擦除循环的时间。

移动ram4500暂时地存储用于处理移动设备4000的操作的数据。

通过提高布线自由度改进布局，可以有利于实施小尺寸移动设备4000。

可以使用诸如以下的各种封装类型或封装配置来封装根据本发明构思的实施例的存储器设备或存储设备：诸如层叠式封装(pop)、球栅阵列(bga)、芯片级封装(csp)、塑性引线芯片载体(plcc)、塑造双列直插式封装(pdip)、窝伏尔(waffle)组件中的管芯、晶圆形式中的管芯、板上芯片(cob)、陶瓷双列直插式封装(cerdip)、塑性公制四方扁平封装(mqfp)、薄方型扁平式封装(tqfp)、小型轮廓(soic)、收缩型小型轮廓封装(ssop)、薄型小型轮廓(tsop)、系统级封装(sip)、多芯片封装(mcp)、晶圆级制造封装(wfp)、晶圆级处理的堆栈封装(wsp)，等等。

本公开可以被应用于各种设备和系统。例如，本公开可以被应用于诸如移动式电话、智能电话、个人数字助理(pda)、便携式多媒体播放机(pmp)、数字相机、摄录机、个人计算机(pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏控制台、导航系统等等的系统。

上文是示例实施例的例示并且将不被解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易地理解，在没有实质上背离本公开的新颖的教导和优点的情况下，在示例实施例中，许多修改是可能的。因此，所有此类修改意图被包括在权利要求中所限定的本公开的范围内。因此应当理解，上文是各种示例实施例的例示并且将不被看作受限于所公开的特定示例实施例，并且对所公开的示例实施例以及其他示例实施例的修改意图被包括在所附权利要求的范围内。