半导体存储器及其操作方法与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及半导体存储器件及其操作方法。

背景技术：

半导体存储器件包括例如静态随机存取存储器(sram)和动态随机存取存储器(dram)。在一些方法中，sram器件包括sram阵列，并且sram阵列包括存储器单元。存储器单元通常包括连接至位线和字线的晶体管。位线和字线用于从存储器单元读取数据和向存储器单元写入数据。

技术实现要素：

根据本发明的一个方面，提供了一种半导体存储器件，包括：多个第一存储器单元和多个第二存储器单元；以及第一导线和第二导线，其中，所述第一导线与所述第二导线电断开；所述第一导线被配置为接收用于所述多个第一存储器单元的第一电源电压；和所述第二导线被配置为接收用于所述多个第二存储器单元的的第二电源电压，所述第二电源电压独立于所述第一电源电压。

根据本发明的另一个方面，提供了一种半导体存储器件，包括：多个存储器单元；以及头部电路，被配置为为所述多个存储器单元提供第一电源电压，并且在写入操作期间为所述多个存储器单元提供小于所述第一电源电压的第二电源电压。

根据本发明的又一个方面，提供了一种用于操作半导体存储器件的方法，包括：提供用于多个存储器单元的电源电压；以及在写入操作期间，为所述多个存储器单元提供小于所述电源电压的第一电压。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1a是根据本公开的一些实施例的静态随机存取存储器(sram)器件的示意图；

图1b是根据本公开的一些实施例的图1a中的sram器件的一个存储器单元的电路图；

图2a是根据本公开的一些实施例的包括与存储器单元相关联的电路的图1a中的sram器件的示意图；

图2b是根据本公开的各个实施例的包括与存储器单元110相关的电路的图1a中的sram器件100的示意图。

图3是示出根据本公开的一些实施例的图2a中的sram器件的操作的方法的流程图；

图4是根据本公开的一些实施例的施加在图2a中的sram器件的信号的示意性时序图；以及

图5是根据本公开的各种实施例的包括与存储器单元相关的各种电路的图1a中的sram器件的示意图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

本说明书中使用的术语通常具有它们在本领域和使用每个术语的特定上下文中的普通含义。本说明书中的示例的使用，包括本文所讨论的任何术语的示例，仅是说明性的，并且决不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。

虽然术语“第一”，“第二”等在本文中可以用于描述各种元件，但是这些元件不应受这些术语限制。这些术语用于将一个元件与另一个元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。

图1a是根据本公开的一些实施例的静态随机存取存储器(sram)装置100的示意图。如图1a所示，sram器件100包括存储器单元110。为了说明，存储器单元110在存储器单元阵列105中以行和列布置。每列存储器单元110连接至一对位线bl和blb。每行存储器单元110连接至对应的字线wl。

在一些实施例中，一组存储器单元110连接至包括电源线111和112的电源线中的一根。为了说明，一列存储器单元110连接至电源线111，另一列存储器单元110连接至电源线112，如此类推。在图1a中示出了两列存储器单元110以及电源线111和112，但是它们是出于说明的目的给出的。不同列数的存储器单元和不同根数的电源线都在本公开的预期范围内。用于实现包括电源线111和112的电源线的各种导线也在本公开的预期范围内。

在一些实施例中，包括电源线111和112的电源线彼此电气断开。为了说明，电源线111与电源线112和其他电源线(未示出)电气断开和/或独立，并且电源线112与其他电源线等电气断开和/或独立。

为了说明，电源线111被配置为施加有电源电压vdd1，电源线112被配置为施加有电源电压vdd2，并且电源电压vdd1独立于电源电压vdd2。在一些实施例中，电源电压vdd1和vdd2是相同的，或者在不同实施例中，它们是不同的。

图1b是根据本公开的一些实施例的图1a中的sram器件100的一个存储器单元110的电路图。为了在图1b中说明，存储器单元110包括两个传输门晶体管tn3和tn4，两个上拉晶体管tp1和tp2以及两个下拉晶体管tn1和tn2。

传输门晶体管tn3和tn4分别连接至相应的字线wl并且连接至相应的位线bl和blb。传输门晶体管tn3和tn4由对应的字线wl控制，并且分别在对应的位线bl和blb处接收数据。上拉晶体管tp1和tp2连接至相应的电源线(例如，电源线111)，并且与该电源线一起操作，以便接收例如电源电压vdd1。

上拉晶体管tp1和下拉晶体管tn1一起作为反相器操作，而上拉晶体管tp2和下拉晶体管tn2一起作为另一反相器操作。为了在图1b中说明，包括晶体管tp1和tn1的反相器和包括晶体管tp2和tn2的反相器在内部节点lq和lqb处交叉耦合。每个存储器单元110中的上拉晶体管tp1和tp2以及下拉晶体管tn1和tn2一起用作存储所接收的数据的数据锁存器。

为了说明关于图1b的操作，包括晶体管tp1、tp2、tn1和tn2的数据锁存器能够在内部节点lq处存储逻辑数据。内部节点lq的电压电平表示与存储在存储器单元110中的逻辑数据相对应的逻辑“1”或逻辑“0”。内部节点lqb具有与内部节点lq的逻辑相反的逻辑。

实现每一个存储器单元110中的晶体管的各种电路或器件均在本发明的预期范围内。此外，能够在存储器单元110中添加额外的电路或器件以控制晶体管的存取和/或操作。

另外，上文所论述的每一个存储器单元110的配置或晶体管的数目是出于说明性目的给出。每个存储器单元110的各种配置或晶体管的数量均在本公开的预期范围内。换言之，本文中的存储器单元110具有多个变型。例如，在sram结构中通常使用6-晶体管(6t)、8-晶体管(8t)、12-晶体管(12t)和14-晶体管(14t)。本领域的普通技术人员将认识到，仅是出于说明的目的给出了上述描述。

如图1a所说明性地示出，在一些实施例中，sram器件100还包括电源电路120。电源电路120连接至包括电源线111和112的电源线。为了说明，电源电路120被配置为分别通过电源线111和112提供用于相应存储器单元110的电源电压vdd1和vdd2。

在各种实施例中，图1a中的电源线中的每一根连接至独立的电源电路。电源电路120的与图1a中的电源线相关的配置出于说明的目的给出。一个或多个电源电路的与电源线相关的各种配置均在本公开的预期范围内。

在替代实施例中，sram器件100不包括上述电源电路。图1中的电源线中的每一根没有通过上述的电源电路而连接至电源。

在一些方法中，与存储器单元列相关的电源线通过在行方向上形成的金属线而连接在一起，从而形成电源网。利用电源网，以强电源电压操作存储器单元中的晶体管。强电源电压影响内部节点(例如，图1b所示的节点lq和lqb)，所述内部节点连接至在存储器单元中接收强电源电压的晶体管。因此，在写入操作期间，由于强电源电压，不能例如基于对应位线处的数据来拉动内部节点以具有预定电压电平。结果，不能很好地执行存储器单元的写入操作。

与前述方法相比，与本公开中的存储器单元110相关的电源线是电气独立的并且彼此电气断开。为了在图1a中说明，包括与存储器单元110列相关的电源线111和112的电源线没有被在行方向上形成的金属线连接在一起。因此，在本公开的sram器件100中没有形成电源网。结果，本公开的存储器单元110能够执行写入操作，而不受在其他方法中使用的电源网的影响。

图2a是根据本公开的一些实施例的图1a中的sram器件100的包括与存储器单元110相关的电路的示意图。为了简单起见，在图2a中未示出与除电源线111之外的电源线相关的电路。与其它存储器单元列和其它电源线相关的对应电路均在本发明的预期范围内。

在一些实施例中，图2a中的sram器件100还包括头部电路210。头部电路210连接至电源线111。头部电路210被配置为通过电源线111选择性地为各存储器单元110提供电源电压vdd1。为了说明，当存储器单元110不处于写入操作时，头部电路210被激活并且提供电源电压pvdd作为存储器单元110的电源电压vdd1。在一些实施例中，如下所述，vdd1小于pvdd。在存储器单元110的写入操作期间，头部电路210被停用，并且因此不为存储器单元110提供电压或提供零电压。

为了说明的目的给出头部电路210的上述配置。头部电路210的各种配置都在本公开的预期范围内。例如，在各种实施例中，在存储器单元110的写入操作期间，头部电路210被配置为提供小于电源电压pvdd和电源电压vdd1的另一电源电压vdd1'(如图2b所示)。

在一些实施例中，头部电路210由控制信号cs控制。为了说明，头部电路210被控制信号cs禁用，因此头部电路210不为存储器单元110提供电压。与图2a中的存储器单元110相关的头部电路210的详细操作将参照图3和图4解释。

在一些实施例中，通过独立的控制电路(未示出)来产生控制信号cs。或者，在其它一些实施例中，如将参考图5所示，响应于位线bl和blb上的数据信号产生控制信号cs。

在参考图2a的各种实施例中，头部电路210被配置为将电源线111和电源电压pvdd电连接或断开。为了说明，在写入操作期间，头部电路210被配置为响应于控制信号cs将电源线111与电源电压pvdd电断开。当电源线111与电源电压pvdd电断开时，头部电路210没有通过电源线111为存储器单元110提供电压。另一方面，当头部电路210将电源线111与电源电压pvdd电连接时，通过头部电路210提供电源电压pvdd以作为存储器单元110的电源电压vdd1。

虽然图2a中的存储器单元110被示出为连接至单个头部电路210的单列存储器单元，但是应当理解，仅出于说明的目的给出图2a。在一些实施例中，与图2a中的头部电路210工作方式相同的的附加头部电路被使用并且连接至包括图1a中的电源线111和112的电源线。或者，在各种实施例中，包括图1a中的电源线111和112的电源线连接至图2a中的单个头部电路210。

为了说明图2a，在一些实施例中，头部电路210包括用例如pmos晶体管来实现的开关m1。开关m1连接在电源电压pvdd和电源线111之间。为了对操作进行说明，当开关m1由控制信号cs导通时，通过开关m1，根据电源电压pvdd产生电源电压vdd1。因此，电源线111被施加有产生的电源电压vdd1。在写入操作期间，开关m1被控制信号cs关断，因此，开关m1将电源线111与电源电压pvdd电断开。由于开关m1将电源线111与电源电压pvdd电断开，没有电压通过开关m1和电源线111提供至存储器单元110。

图2b是根据本公开的各个实施例的图1a中的sram器件100的包括与存储器单元110相关的电路的示意图。相对于图2a的实施例，为了便于理解，图2b中的相同的元件用相同的附图标记表示。

在各个实施例中，与图2a所示的实施例相比，图2b中的头部电路212还包括用例如pmos晶体管来实现的开关m2。开关m2以二极管接法连接在电源电压pvdd和电源线111之间。为了在图2b中说明，开关m2的一个端子(例如，源极)连接至电源电压pvdd，而开关m2的控制端子(例如，栅极)和另一个端子(例如，漏极)连接在一起并且连接至电源线111和开关m1的一个端子(例如，漏极)。

为了对操作进行说明，当开关m1导通时，如上所述，通过开关m1将电源电压pvdd提供给开关m1的漏极。此外，如图2b所示，开关m1的漏极连接至开关m2的栅极和漏极，开关m2的栅极和漏极用作开关m2的控制端子。因为在开关m1导通时，开关m2的控制端子接收电源电压pvdd，所以开关m2关断。另一方面，在写入操作期间，开关m1关断，因此如上所述，没有电源电压pvdd通过开关m1提供至电源线111。由于没有电压通过开关m1提供至电源线111，开关m2的控制端没有立即接收产生的电压。然而，开关m2交替地导通和关断，直到开关m2可有效用作二极管。在这种情况下，开关m2提供电源线111处的保持电源电压vdd1'。在一些实施例中，电源线111处的保持电源电压vdd1'小于电源电压pvdd，电源电压vdd1'等于电源电压pvdd减去开关m2上的电压降。在各种实施例中，保持电源电压vdd1'也小于图2a中的电源电压vdd1。由于开关m2用作二极管并且提供电源线111处的保持电源电压vdd1'，所以当开关m1关断时，能够防止电源线111处大而突然的电源电压降。

出于说明的目的，分别给出上述图2a和图2b中的头部电路210和212的配置和操作。头部电路210和212的各种配置和操作都在本公开的预期范围内。

在一些实施例中，电源电路120是电源管理电路。在这样的实施例中，电源电路120被配置为提供各种电源电压和/或在各种状态下操作。在一些实施例中，在写入操作期间，电源电路120提供包括如上所述的电源电压vdd1的各种电源电压。在其它一些实施例中，电源电路120在写入操作期间不提供电源电压。

为了在图2a中说明，在一些实施例中，电源电路120包括pmos晶体管q1和q2。晶体管q1连接在电源线111和电源电压pvdd之间，并由控制信号sd控制。晶体管q2连接在电源线111和电源电压pvdd之间，并由控制信号drv控制。

在操作中，当电源电路120处于正常状态时，晶体管q1和q2分别通过控制信号sd和drv导通。因此，电源电路120为存储器单元110提供通过晶体管q1和q2从电源电压pvdd转变而来的电源电压vdd1。当电源电路120处于保持状态时，晶体管q1通过控制信号sd截止，而晶体管q2接收具有电源电压vdd1的电平的控制信号drv。当电源电路120处于关闭状态时，晶体管q1和q2分别通过控制信号sd和drv截止。

为了说明的目的，给出上述图2a和图2b中的电源电路120的配置和操作。电源电路120的各种配置和操作都在本公开的预期范围内。

图3是示出根据本公开的一些实施例的图2a中的sram器件100的操作的方法的流程图；图4是根据本公开的一些实施例的施加至图2a中的sram器件100的信号的时序图。为了说明，图4中的“wls”表示在图2a中的字线wl上传输的写信号，并且图4中的“bls/blbs”分别表示在图2a中的位线bl和blb上传输的数据信号。此外，图4中的“h”表示逻辑高电平，并且图4中的“l”表示逻辑低电平。

图2a中的sram器件100的操作通过图3中的方法300并且参考图4描述。为了简单起见，参考连接至字线(例如，在图2a中标记为“wl”)的存储器单元110解释以下操作。与其他存储器单元110相关的操作是类似的并且在本公开的预期范围内。

在操作302中，晶体管q1、q2和m1导通。因此，通过晶体管q1和q2从电源电压pvdd转变并且通过晶体管m1从电源电压pvdd转变的电源电压vdd1通过电源线111提供给存储器单元110。在具有电源电压vdd1的情况下，存储器单元110准备执行写入和/或读取操作。

在操作304中，当要执行写入操作时，字线wl处的写入信号wls有效(asserted)。为了说明，如图4所示，写入信号wls从“l”状态转变为“h”状态。

在操作306中，基于有效的写入信号wls，数据信号bls和blbs分别通过位线bl和blb被写入存储器单元110中。为了在图4中说明，位线bl处的数据信号bls处于“h”状态，位线blb处的数据信号blbs从“h”状态转变为“l”状态。在这种情况下，对应于未选择的存储器单元110的其他字线被施加有逻辑低信号，并且未选择的存储器单元110保持它们的值。

在操作308中，在写入操作期间控制信号cs有效。为了说明，如图4所示，基于数据信号blbs从“h”状态至“l”状态的转变，控制信号cs从“l”状态转变为“h”状态。

在操作310中，晶体管m1由控制信号cs断开。换句话说，图2a中的头部电路210禁用。因此，电源线111通过截止的晶体管m1与电源电压pvdd电断开。结果，连接至图2a中标记为wl的字线的存储器单元110，停止从晶体管m1接收电源电压vdd1。以不同的方式来解释，为了说明，在写入操作期间，图1b中所示的存储器单元110中的上拉晶体管tp1和tp2停止从图2a中的晶体管m1接收电源电压vdd1。因此，来自晶体管m1的电源电压vdd1不会影响连接至上拉晶体管tp1和tp2的内部节点lq和lqb。

此外，例如与图2a中的位线bl的后端re及标记为wl的字线相关的存储器单元110通过来自电源电路120的电源电压vdd1来操作，由于电源线111上的电阻而具有固有电压降。由于电源线111上的固有电压降，电源线111上的电源电压vdd1沿方向252逐渐减小。因此，电源电压vdd1沿方向252对各存储器单元110的影响逐渐减小。由于对存储器单元110影响减小，在与位线bl的后端re和字线wl相关的存储器单元110中，例如如图1b中所示的上拉晶体管tp1和tp2以及相关的内部节点lq和lqb能够在没有电源电压vdd1的强影响的情况下良好地工作。因此，在写入操作期间，内部节点lq和lqb能够被拉至具有预定电压电平。结果，良好地执行存储器单元110的写入操作。

另一方面，在其他方法中，位线处的数据信号可能由于位线上的电阻而产生的ir降(即，电压降)而劣化。为了在图2a中说明，由于位线bl上的电阻而产生的ir压降，位线bl处的数据信号可能在方向252上劣化。方向252表示例如数据信号从位线bl的前端fe传输至后端re。在这样的方法中，与位线bl上的数据信号相对应的电压例如沿图2a中的方向252逐渐减小。此外，在相关方法中，没有如上所述的头部电路。因此，在相关方法中，存储器单元110持续受到电源电压vdd1的影响。结果，在相关方法中，由于数据信号具有减小的电压和受电源电压连续的影响，例如与位线bl的后端re相关的存储器单元110执行不可靠写入操作。

与上述方法相比，头部电路210被布置在本公开的sram器件100中，并且在写入操作期间禁用。为了在图2a中说明，晶体管m1在写入操作期间通过控制信号cs截止，以使存储器单元110与电源电压pvdd电断开。因此，如上所述，在写入操作期间，存储器单元110不接收由电源电压pvdd产生的电源电压vdd1。由于不受电源电压vdd1的影响，例如与图2a中的位线bl的后端re和标记为wl的字线相关的存储器单元110能够执行可靠的写入操作，当该存储器单元110通过位线bl和/或blb接收具有减小的电压的数据信号时。换言之，例如，当与图2a中的位线bl的后端re相关的存储器单元110接收具有降低的电压的数据信号，例如通过将该存储器单元110与电源电压pvdd电断开或者通过为该存储器单元110提供零电压或保持电源电压vdd1'来补偿存储器单元110的写入操作，其中，保持的电源电压vdd1'小于上述电源电压vdd1。

之后，当写入操作完成时，然后执行操作312。在操作312中，字线wl上的写入信号wls无效(de-asserted)。为了说明，在图4中，写入信号wls从“h”状态转变为“l”状态，这种转变在图4中标记为402。

在操作314中，基于无效的写入信号wls，数据信号bls和blbs被停止写入存储器单元110。在这种情况下，为了在图4中说明，位线bl处的数据信号bls仍然处于“h”状态，而位线blb处的数据信号blbs从“l”状态转变为“h”状态。

在操作316中，控制信号cs无效。为了说明，如图4所示，基于数据信号blbs从“l”状态至“h”状态的转变，控制信号cs从“h”状态转变为“l”状态。因此，晶体管m1响应于无效的控制信号cs而再次导通。

在一些实施例中，在存储器单元110的写入操作完成之后，控制信号cs无效。以不同的方式解释，为了说明，在图4中，字线wl上的写信号wls无效之后，控制信号cs仍然保持在“h”状态一段时间。当写入信号wls保持在“l”状态时，然后控制信号cs从“h”状态转变为“l”状态，以确保存储器单元110的写入操作是可靠的。

以上说明包括示例性操作，但是操作不一定按照所示的顺序执行。根据本公开的各种实施例的精神和范围，可以适当地添加，替换，改变顺序和/或删除操作。

此外，如上所述，sram器件100的操作是为了说明的目的给出的。sram器件100的各种操作都在本公开的预期范围内。例如，在各种实施例中，图2a中的头部电路212和图2b中的头部电路212也适用于本发明的存储器单元110的读取操作。

图5是根据本公开的替代实施例的图1a中的sram器件100的包括与存储器单元相关的各种电路的示意图。为了便于理解，用相同的附图标记表示图5中相同的元件。

与图2a相比，在一些实施例中，图5还包括控制电路220。控制电路220连接至位线bl和blb以及头部电路210。控制电路220被配置为基于在位线bl和blb处有效并且由存储器单元110接收的数据信号而输出控制信号cs。

在一些实施例中，控制电路220包括与非门222。与非门222的两个输入端连接至位线bl和blb，并且与非门222的输出端连接至开关m1的控制端。nand门222被配置为接收在位线bl和blb处有效的互补数据信号，并且在写入操作期间产生控制信号cs。

为了参考图4和图5进行说明，nand门222执行数据信号bls和blbs的nand运算。在写入操作期间，数据信号bls处于“h”状态，数据信号blbs处于“l”状态，因此与非门222产生处于“h”状态的控制信号cs。因此，在写入操作期间，开关m1被控制信号cs关断。通过使用nand门222分别检测位线bl和blb处的数据信号bls和blbs，图5的sram器件100中的头部电路210(或开关m1)能够由sram器件100本身控制。换句话说，位线bl和blb上的数据信号bls和blbs分别是可跟踪的，以用于控制头部电路210(或开关m1)。在这样的实施例中，不需要用于头部电路210(或开关m1)的外部定时控制信号和/或外部控制机制。

图5中的控制电路220的配置用于说明的目的给出。基于位线bl和blb处的数据信号而产生控制信号cs的控制电路220的各种配置都在本公开的预期范围内。换言之，被设计为实现基于位线bl和blb处的数据信号而产生控制信号cs的控制电路220的各种数字电路、模拟电路或其组合都在本公开的预期范围内。

此外，用于产生控制信号cs而不使用位线bl和blb处的数据信号的控制电路220的各种配置也在本公开的预期范围内。

如在图5中说明性地示出，在各种实施例中，sram器件100还包括写入电路510。写入电路510连接至位线bl和blb。在存储器单元110的写入操作期间，通过写入电路510，在位线bl处提供表示要写入的逻辑值的数据信号，并且在位线blb处提供表示同一逻辑值的补值的数据信号。

在另外的实施例中，图5中的sram器件100还包括负电压产生电路520，负电压产生电路520配合写入电路510操作。例如，当写入电路510提供在位线bl和blb处的互补数据信号时，负电压产生电路520为位线bl或blb提供负电压。利用负电压，位线bl和blb处的数据信号的电压电平被下拉到例如低于“l”状态的电平的负电压电平。存储器单元110中的每一个接收快速变化下拉的数据信号。因此，在每一存储器单元110中，与负电压没有用于位线bl或blb的方法相比，基于具有负电压的数据信号的快速转变，与位线bl或blb相关的晶体管能够更快速且正确地操作，因此，例如提高写入操作的速度和稳定性。

相应地，当通过使用负电压产生电路520在位线bl或blb上产生负电压降时，位线bl或blb上的负电压降也能够被跟踪，例如通过如上所述的nand门222。

上述参考图5所示的实施例出于说明的目的给出。参考图5所示的实施例的各种配置都在本公开的预期范围内。例如，在各种实施例中，图5中的头部电路212被图2b中所示的头部电路212代替。

在一些实施例中，上述讨论的开关m1、m2、q1和q2中的至少一个用至少一个金属氧化物半导体(mos)晶体管、至少一个双极结晶体管(bjt)等或它们的组合来实现。实现本文中的开关的器件是为了说明的目的给出的。实现在本文中的开关的各种装置都在本公开的预期范围内。

此外，在另外的实施例中，如上所述，通过使用至少一个mos晶体管来实现开关m1、m2、q1和q2中的至少一个，至少一个mos晶体管中的每一个都用堆叠mos晶体管或级联mos晶体管实现。在各种实施例中，至少一个mos晶体管中的每一个都由一个或多个控制信号控制。

在本文中，术语“耦合”也可以被称为“电耦合”，术语“连接”可以被称为“电连接”。“耦合”和“连接”还可以用于指示两个或更多个元件彼此协作或交互。

在一些实施例中，公开了一种包括多个第一存储器单元、多个第二存储器单元、第一导线和第二导线的器件、第一导线与第二导线电断开。第一导线被配置为接收用于多个第一存储器单元的第一电源电压。第二导线被配置为接收用于多个第二存储器单元的独立于第一电源电压的第二电源电压。

在一些实施例中，该器件还包括：头部电路，被配置为提供所述第一电源电压，并且被配置为在写入操作期间通过所述第一导线为所述多个第一存储器单元提供小于所述第一电源电压的电压。

在一些实施例中，该器件还包括：头部电路，在写入操作期间，被配置为将所述第一导线与电源电压电断开。

在一些实施例中，该器件还包括：控制电路，被配置为基于由所述多个第一存储器单元接收的数据信号来控制所述头部电路以使所述第一导线与所述电源电压电断开。

在一些实施例中，该器件还包括：第一开关，连接在电源电压和所述第一导线之间，并且被配置为在写入操作期间关断。

在一些实施例中，该器件还包括：第二开关，以二极管接法连接在所述电源电压和所述第一导线之间。

在一些实施例中，该器件还包括：控制电路，被配置为接收由所述多个第一存储器单元接收的数据信号，并且被配置为基于接收到的所述数据信号而生成用于关断所述第一开关的控制信号。

在一些实施例中，该器件还包括：nand门，被配置为接收互补数据信号，并且被配置为在写入操作期间生成用于关断所述第一开关的控制信号。

还公开了一种包括多个存储器单元和头部电路的器件。头部电路被配置为为多个存储器单元提供第一电源电压，并且在写入操作期间为多个存储器单元提供小于第一电源电压的第二电源电压。

在一些实施例中，所述头部电路被配置为在写入操作期间提供用于所述多个存储器单元的零电压。

在一些实施例中，所述头部电路包括：第一开关，被配置为在写入操作期间关断，以使所述多个存储器单元与电源电压电断开。

在一些实施例中，所述头部电路还包括：第二开关，以二极管接法连接在所述多个存储单元和所述电源电压之间。

在一些实施例中，该器件还包括：控制电路，被配置为接收由所述多个存储器单元接收的数据信号，并且被配置为响应于所述数据信号而产生用于关断所述第一开关的控制信号。

在一些实施例中，所述控制电路包括：nand门，被配置为接收互补数据信号，并且被配置为在写入操作期间产生所述控制信号。

在一些实施例中，该器件还包括：电压产生电路，被配置为在连接至所述多个存储器单元和所述控制电路的至少一根数据线上产生至少一个负电压信号。

还公开了一种方法，其包括为多个存储器单元提供电源电压，并且在写入操作期间，为多个存储器单元提供小于电源电压的第一电压。

在一些实施例中，提供所述第一电压包括：在写入操作期间，提供用于所述多个存储器单元的零电压。

在一些实施例中，提供所述零电压还包括：在写入操作期间，响应于产生的控制信号，头部电路将所述多个存储单元与所述电源电压电断开。

在一些实施例中，该方法还包括：基于由所述多个存储器单元接收的数据信号，产生所述控制信号。

在一些实施例中，该方法还包括：对由所述多个存储器单元接收的互补数据信号执行nand操作，以生成所述控制信号。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。