本发明涉及半导体器件制造领域，特别是指一种抗软错误的高性能双互锁存储器单元。
背景技术：
随着半导体制造工艺的不断进步，特征尺寸不断亚微米、深亚微米、纳米级甚至到目前的7纳米工艺节点。制造工艺的不断进步也给半导体器件的可靠性问题带来了一些新的挑战，其中之一就是存储器件中SEU(single event upset)的软错误问题(soft error)。发生的机理是：随着工艺节点的先进，存储节点的电容和电源电压都跟随着不断降低，这增加了集成电路对单粒子效应的敏感性。当粒子轰击节点时，就会产生扰动，而如果发生在敏感节点的话，一旦这个扰动足够大，就有可能使得该敏感节点的原逻辑状态翻转，产生单粒子翻转(SEU)。如果这个翻转发生在存储单元中，这个错误就会被锁存住，传输出错误数据。soft error可能发生在不同种类不同领域的电子器件中，包含比如医疗设备或者汽车电子系统中。目前的具有锁存功能的存储器单元如图1所示。两个反相器串联成一个环路，如果N1节点的逻辑状态为1，则N2节点的逻辑状态为0；如果N1节点的逻辑状态为0，则N2节点的逻辑状态为1。数据在输入到锁存结构后会被保存下来，N1节点和N2节点会保持各自的逻辑状态，这是锁存结构的锁存功能。当N1或者N2被强制更改时，逻辑状态会发生改变。对soft error问题进行分析，在传统的锁存结构中，我们采得图1的波形如图2所示，以N1节点初始逻辑状态为0示例，当N1节点逻辑状态为0时，N2节点逻辑状态为1。从图中可看到，当给N1节点施加一个脉冲干扰SEU(单粒子翻转)时，N1的逻辑状态发生跳变，从原来的0变为1，同时，N1的改变也使得N2发生改变，使得N2从原来的1变为0，这样一来，错误的逻辑状态被锁存下来，如果从N1或者N2输出数据就会得到错误的数据。同理，波形图中，之后在N2节点也施加了一个脉冲干扰SEU(单粒子翻转)，N2的逻辑状态发生跳变，从原来的0变为1，同时，N2的改变也使得N1发生跳变，使得N1从1变为0。对于传统的锁存结构，如果存储节点发生了逻辑翻转，错误的逻辑状态就会被锁存下来，传输出错误数据。
技术实现要素：
本发明所要解决的技术问题在于提供一种抗软错误的高性能双互锁存储器单元，在电路受到干扰时能快速自我恢复。
为解决上述问题，本发明所述的抗软错误的高性能双互锁存储器单元，包含有4个PMOS及4个NMOS共8个MOS管，分为4组，每组包含一PMOS及一NMOS，两个分别源漏相接串联，即第一PMOS的漏极与第一NMOS的漏极相连，第二PMOS的漏极与第二NMOS的漏极相连，以此类推；所述4个PMOS的源极都接电源，4个NMOS的源极都接地；
所述第一PMOS的栅极与第四PMOS的漏极以及第三NMOS的栅极相连；
第二PMOS的栅极与第三PMOS的漏极以及第四NMOS的栅极相连；
第三PMOS的栅极与第二PMOS的漏极以及第一NMOS的栅极相连；
第四PMOS的栅极与第一PMOS的漏极以及第二NMOS的栅极相连。
进一步地，以第一PMOS与第一NMOS之间的连接点为第一节点，第二PMOS与第二NMOS之间的连接点为第二节点，以此类推，形成四个节点；考虑第一及第三节点初始逻辑值设置为0的情况：锁存功能：第二及第四节点会被第一及第三的逻辑状态拉到逻辑1，那么存储节点第一至第四的逻辑值依次为0、1、0、1，该锁存结构的四个存储节点会保持各自的逻辑状态；当第一节点受到干扰时，第一节点的逻辑值暂时从原来的0变为1，此时与第一节点相连的第二NMOS管会导通，与第一节点相连的第四PMOS管截止，此时，对于第二节点来说，决定第二节点电位的第二PMOS和第二NMOS同时处于导通状态，第二节点的电位处于不确定状态，第三及第四节点电位不变，当干扰脉冲变弱时，第三节点的逻辑状态0会导通第二PMOS管，把第二节点拉到1电位，第二节点的逻辑状态1会导通第一NMOS管，把第一节点拉到0电位，第一节点恢复到原来正确的逻辑值，四个存储节点保持原来的正确逻辑状态，锁存器继续锁存正确的逻辑值。
考虑第一及第三节点初始逻辑值设置为1的情况：锁存功能：第二及第四节点会被第一及第三节点的逻辑状态拉到逻辑0，那么第一至第四节点的逻辑值依次为1、0、1、0，该锁存结构的四个存储节点会保持各自的逻辑状态；受干扰后的恢复功能：当第一节点受到干扰时，第一节点的逻辑值暂时从原来的1变为0，此时与第一节点相连的第二NMOS截止，与第一节点相连的第四PMOS管导通，对于第四节点来说，决定第四节点电位的第四PMOS和第四NMOS同时处于导通状态，第四节点电位处于不确定状态，第二及第三节点电位不变，当干扰脉冲变弱时，第三节点的逻辑状态1会导通第四NMOS，使第四节点恢复到原来正确的逻辑值0，第四节点的0逻辑会导通第一PMOS管，把第一节点拉到正确逻辑1，四个存储节点保持原来的正确逻辑状态，锁存器继续锁存正确的逻辑值。
本发明所述的抗软错误的高性能双互锁存储器单元，能稳定地输入输出数据，当电路出现干扰时，能迅速自我恢复，回到原来的正确逻辑状态。
附图说明
图1是传统的存储器单元电路结构。
图2是传统的存储器单元的仿真波形示意图。
图3是本发明抗软错误的高性能双互锁存储器单元的电路结构示意图。
图4是本发明抗软错误的高性能双互锁存储器单元的仿真时序图1。
图5是本发明抗软错误的高性能双互锁存储器单元的仿真时序图2。
具体实施方式
本发明所述的抗软错误的高性能双互锁存储器单元，如图3所示，包含第一～第四共4个PMOS(分别对应I1、I3、I5、I7)及第一～第四共4个NMOS(分别对应I2、I4、I6、I8)共8个MOS管，分为4组，每组包含一PMOS及一NMOS，两个分别源漏相接串联，即第一PMOS的漏极与第一NMOS的漏极相连，第二PMOS的漏极与第二NMOS的漏极相连，以此类推；所述4个PMOS的源极都接电源，4个NMOS的源极都接地；
所述第一PMOS的栅极与第四PMOS的漏极以及第三NMOS的栅极相连；
第二PMOS的栅极与第三PMOS的漏极以及第四NMOS的栅极相连；
第三PMOS的栅极与第二PMOS的漏极以及第一NMOS的栅极相连；
第四PMOS的栅极与第一PMOS的漏极以及第二NMOS的栅极相连。
上述电路形成第一至第四节点N1～N4，对上述电路进行仿真，参考图3的结构，如图4仿真波形所示，考虑节点N1、N3初始逻辑值设置为0的情况：
1.锁存功能：节点N2、N4会被节点N1、N3的逻辑状态拉到逻辑1，那么存储节点N1、N2、N3、N4的逻辑值依次为0、1、0、1，该锁存结构的四个存储节点会保持各自的逻辑状态。
2.受干扰后的恢复功能：在20ns、40ns、60ns、80ns时，分别对节点N1、N2、N3、N4施加脉冲干扰SEU(单粒子翻转)，可以看到受到干扰的节点会恢复到原来的正确逻辑状态，依旧锁存住正确逻辑值。
具体分析：当节点N1受到干扰时，N1的逻辑值暂时从原来的0变为1，此时与N1相连的NMOS管(即：第二组的NMOS管，或者I4)会导通，与N1相连的PMOS管截止(即：第四组的PMOS管，或者I7)，此时，对于节点N2来说，决定N2电位的PMOS和NMOS同时处于导通状态，N2的电位处于不确定状态，其他两个节点N3、N4电位不变，当干扰脉冲变弱时，N3的逻辑状态0会导通第二组的PMOS管，把N2点拉到1电位，N2的逻辑状态1会导通第一组的NMOS管，把N1点拉到0电位，这样一来，N1恢复到原来正确的逻辑值，四个存储节点保持原来的正确逻辑状态，锁存器继续锁存正确的逻辑值。同理，可以得到其他三个点受到干扰时的分析。
考虑节点N1、N3初始逻辑值设置为1的情况，仿真时序如图5所示：
1.锁存功能：节点N2、N4会被N1、N3的逻辑状态拉到逻辑0，那么存储节点N1、N2、N3、N4的逻辑值依次为1、0、1、0，该锁存结构的四个存储节点会保持各自的逻辑状态。
2.受干扰后的恢复功能：如仿真波形所示，在20ns、40ns、60ns、80ns时，分别对N1、N2、N3、N4施加脉冲干扰SEU(单粒子翻转)，可以看到受到干扰的节点会恢复到原来的正确逻辑状态，依旧锁存住正确逻辑值。
具体分析：当节点N1受到干扰时，N1的逻辑值暂时从原来的1变为0，此时与N1相连的NMOS管(即：第二组的NMOS管，或者I4)会截止，与N1相连的PMOS管导通(即：第四组的PMOS管，或者I7)，此时，对于节点N4来说，决定N4电位的PMOS和NMOS同时处于导通状态，N4的电位处于不确定状态，其他两个节点N2、N3电位不变，当干扰脉冲变弱时，N3的逻辑状态1会导通第四列的NMOS管，把N4点拉到0电位，这样一来，N4恢复到原来正确的逻辑值0，N4的0逻辑会导通第一列的PMOS管，把N1拉到正确逻辑1，四个存储节点保持原来的正确逻辑状态，锁存器继续锁存正确的逻辑值。同理，可以得到其他三个点受到干扰时的分析。
本发明所述的抗软错误的高性能双互锁存储器单元，通过节点冗余的机制，存储正确逻辑电位的节点会将受到干扰的存储节点拉到正确逻辑值，从而使整个锁存器继续锁存正确的逻辑值。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。