本发明是有关于一种存储单元，特别是一种能够承受高压操作的多次写入存储单元。
背景技术：
非挥发性内存(Non-volatile memory，NVM)是一种能够在内存区块无电源供应时，仍能保存储存信息的内存。
由于非挥发性内存能够应用在各种领域中，因此将非挥发性内存嵌入于与主电路相同芯片的需求也成为趋势，特别是在对于芯片空间要求严格的个人电子装置应用中尤为普遍。
根据写入次数限制的不同，非挥发性内存可分为多次写入(multi-time programmable，MTP)内存和单次写入(one-time programmable，OTP)内存。现有技术中的多次写入非挥发性内存可包括用来储存数据的浮接栅极晶体管，以及一或两个用来致能浮接栅极晶体管以进行对应操作的选择晶体管。浮接栅极晶体管是由两个不同的耦合组件所控制，一个用来控制写入操作，另一个则用来控制清除操作。
由于在写入操作和清除操作期间，电子会被注入浮接栅极或是自浮接栅极退出(eject)，因此随着写入次数增加，浮接栅极也会随着受损。浮接栅极的缺陷将使得存储单元退化，导致存储单元所产生的读取电流难以辨识。
技术实现要素：
为了能够避免存储单元因为浮接栅极受损导致读取电流不易辨识，而造成存储单元的读取能力退化，本发明的一实施例提供一种存储单元，存储单元包括读取选择晶体管、第一浮接栅极晶体管、写入选择晶体管、第二浮接栅极晶体管及共同浮接栅极。
读取选择晶体管具有第一端、第二端、控制端及基极端。读取选择晶体管的第一端耦接于位线，读取选择晶体管的控制端耦接于字符线，而读取选择晶体管的基极端耦接于源极线。
第一浮接栅极晶体管具有第一端、第二端、控制端及基极端。第一浮接栅极晶体管的第一端耦接于读取选择晶体管的第二端，第一浮接栅极晶体管的第二端耦接于源极线，而第一浮接栅极晶体管的基极端耦接于源极线。
写入选择晶体管具有第一端、第二端、控制端及基极端，写入选择晶体管的第一端耦接于清除控制线，写入选择晶体管的控制端耦接于操作控制线，而写入选择晶体管的基极端耦接于清除控制线。
第二浮接栅极晶体管具有第一端、第二端、控制端及基极端，第二浮接栅极晶体管的第一端耦接于写入选择晶体管的第二端，而第二浮接栅极晶体管的基极端耦接于清除控制线。
共同浮接栅极耦接于第一浮接栅极晶体管及第二浮接栅极晶体管。
本发明的另一实施例提供一种存储阵列，存储阵列包括多条位线、多条字符线、多条操作控制线、多条清除控制线、多条源极线及复数列存储单元。每一存储单元包括读取选择晶体管、第一浮接栅极晶体管、写入选择晶体管、第二浮接栅极晶体管及共同浮接栅极。
读取选择晶体管具有第一端、第二端、控制端及基极端，读取选择晶体管的第一端耦接于对应的位线，读取选择晶体管的控制端耦接于对应的字符线，而读取选择晶体管的基极端耦接于对应的源极线。第一浮接栅极晶体管具有第一端、第二端及基极端，第一浮接栅极晶体管的第一端耦接于读取选择晶体管的第二端，第一浮接栅极晶体管的第二端耦接于源极线，而第一浮接栅极晶体管的基极端耦接于对应的源极线。写入选择晶体管具有第一端、第二端、控制端及基极端，写入选择晶体管的第一端耦接于对应的清除控制线，写入选择晶体管的控制端耦接于对应的操作控制线，而写入选择晶体管的基极端耦接于对应的清除控制线。第二浮接栅极晶体管具有第一端、第二端及基极端，第二浮接栅极晶体管的第一端耦接于写入选择晶体管的第二端，而第二浮接栅极晶体管的基极端耦接于清除控制线。共同浮接栅极耦接于第一浮接栅极晶体管及第二浮接栅极晶体管。
位于相同一列的复数个存储单元是耦接于相同的字符线，相同的源极线，及相同的清除控制线，而位于相同一行的复数个存储单元是耦接于相同的位线及相同的操作控制线。
附图说明
图1为本发明一实施例的存储单元的示意图。
图2为图1的存储单元的布局图。
图3为图1的写入选择晶体管及第二浮接栅极晶体管的结构图。
图4为图1的存储单元在写入操作期间所接收的电压示意图。
图5为图1的存储单元在清除操作期间所接收的电压示意图。
图6为图1的存储单元在读取操作期间所接收的电压示意图。
图7为本发明另一实施例的存储单元的示意图。
图8为图7的存储单元的布局图。
图9为本发明一实施例的存储阵列的示意图。
图10为图9的存储阵列在其存储单元的写入操作期间所接收到的电压示意图。
图11为图9的存储阵列在其存储单元的清除操作期间所接收到的电压示意图。
图12为图9的存储阵列在其存储单元的读取操作期间所接收到的电压示意图。
其中，附图标记说明如下：
100、200、100(1,1)至100(N,M) 存储单元
110、210 读取选择晶体管
120、220 第一浮接栅极晶体管
130、230 写入选择晶体管
140、240 第二浮接栅极晶体管
FG 共同浮接栅极
WL、WL1至WLM 字符线
BL、BL1至BLN 位线
SL、SL1至SLM 源极线
OL、OL1至OLN 操作控制线
EL、EL1至ELM 清除控制线
NW1、NW2 N型井
PW、PW1、PW2 P型井
P+ P型参杂区
N+ N型参杂区
OD1、OD2 氧化扩散区
A1、A2 重迭区域
P-Sub P型基底
STI 浅沟槽绝缘层
132 接触窗
V1 第一电压
V2 第二电压
V3 第三电压
V4 第四电压
V5 第五电压
DNW 深N型井
10 存储阵列
具体实施方式
图1为本发明一实施例的存储单元100的示意图。存储单元100包括读取选择晶体管110、第一浮接栅极晶体管120、写入选择晶体管130、第二浮接栅极晶体管140及共同浮接栅极FG。
读取选择晶体管110具有第一端、第二端、控制端及基极端。读取选择晶体管110的第一端耦接于位线BL，读取选择晶体管110的控制端耦接于字符线WL，而读取选择晶体管110的基极端耦接于源极线SL。
第一浮接栅极晶体管120具有第一端、第二端、控制端及基极端。第一浮接栅极晶体管120的第一端耦接于读取选择晶体管110的第二端，第一浮接栅极晶体管120的第二端耦接于源极线SL，第一浮接栅极晶体管120的基极端耦接于源极线SL。
写入选择晶体管130具有第一端、第二端、控制端及基极端。写入选择晶体管130的第一端耦接于清除控制线EL，写入选择晶体管130的控制端耦接于操作控制线OL，而写入选择晶体管130的基极端耦接于清除控制线EL。
第二浮接栅极晶体管140具有第一端、第二端、控制端及基极端。第二浮接栅极晶体管140的第一端耦接于写入选择晶体管的第二端，第二浮接栅极晶体管140的第二端为浮接状态，而第二浮接栅极晶体管140的基极端耦接于清除控制线EL。此外，共同浮接栅极FG耦接至第一浮接栅极晶体管120及第二浮接栅极晶体管140。
图2为存储单元100的布局图，而图3为写入选择晶体管130及第二浮接栅极晶体管140的结构图。
在第2及3图中，读取选择晶体管110、第一浮接栅极晶体管120、写入选择晶体管130及第二浮接栅极晶体管140可由P型金氧半晶体管(P-type metal-oxide-semiconductor，PMOS)实作。此外，读取选择晶体管110及第一浮接栅极晶体管120可形成在第一N型井NW1中的氧化扩散区OD1中，而写入选择晶体管130及第二浮接栅极晶体管140可形成在第二N型井NW2的氧化扩散区OD2。在本实施例中，读取选择晶体管110及第一浮接栅极晶体管120的第一端和第二端可皆为第一N型井NW1的氧化扩散区OD1中的P型参杂区P+，而读取选择晶体管110及第一浮接栅极晶体管120的基极端可为其他未受参杂部分的氧化扩散区OD1。在部分实施例中，氧化扩散区OD1的范围可如图3所示，由浅沟槽绝缘层STI来界定。
相似地，写入选择晶体管130及第二浮接栅极晶体管140的第一端和第二端可皆为第二N型井NW2的氧化扩散区OD2中的P型参杂区P+，而写入选择晶体管130及第二浮接栅极晶体管140的基极端可为其他未受P型参杂部分的氧化扩散区OD2。第一N型井NW1和第二N型井NW2之间可利用P型基底P-sub上的P型井PW相隔离。
在图3中，写入选择晶体管130的基极端可经由接触窗132耦接至清除控制线EL，且接触窗132可形成在氧化扩散区OD2中的N型参杂区N+上方。在第2及3图中，N型参杂区N+可设置在邻近于写入选择晶体管130的位置。然而在其他实施例中，N型参杂区N+也可设置在N型井NW2的氧化扩散区OD2的其他位置。由于第二浮接栅极晶体管140及写入选择晶体管130是设置于相同的N型井NW2中，因此第二浮接栅极晶体管140基极端也会耦接至清除控制线EL。
相似地，读取选择晶体管110及第一浮接栅极晶体管120可与图3所示的写入选择晶体管130及第二浮接栅极晶体管140具有相似的结构。由于第一浮接栅极晶体管120及读取选择晶体管110皆设置于相同的N型井NW1的氧化扩散区OD1中，因此读取选择晶体管110及第一浮接栅极晶体管120的基极端可皆经由N型井NW1的氧化扩散区OD1中的N型参杂区N+上的接触窗耦接至源极线SL。
共同浮接栅极FG可为设置于第一浮接栅极晶体管120及第二浮接栅极晶体管140上方的多晶硅层。因此，共同浮接栅极FG的电压能够由第一浮接栅极晶体管120的基极端的电压以及第二浮接栅极晶体管140的基极端的电压来控制。
此外，如图2所示，氧化扩散区OD1与共同浮接栅极FG重迭的区域可定义为重迭区域A1，而氧化扩散区OD2与共同浮接栅极FG重迭的区域可定义为重迭区域A2。在本实施例中，重迭区域A1的面积会大于重迭区域A2的面积。因此，共同浮接栅极FG的电压会由第一浮接栅极晶体管120的基极端的电压所主导。在部分实施例中，为确保第一浮接栅极晶体管120的主导地位，重迭区域A1的面积可为重迭区域A2的面积的9倍。
图4为本发明一实施例的存储单元100的写入操作期间，存储单元100的信号线所接收的电压示意图。
在图4中，在存储单元100的写入操作期间，源极线SL、位线BL及字符线WL可皆处在第一电压V1。此外，操作控制线OL可处在第二电压V2，而清除控制线EL可处在第三电压V3。第三电压V3大于第二电压V2，且第二电压V2大于第一电压V1。在部分实施例中，第一电压V1可为系统地电压，第二电压V2可例如为10V，而第三电压V3可例如为18V。
在存储单元100的写入操作期间，共同浮接栅极FG可经由第一浮接栅极晶体管120耦合至第一电压V1。在此情况下，由于第二浮接栅极晶体管140的基极端是处在第三电压V3，因此施加在第二浮接栅极晶体管140上的巨大电压差将引致电子退出。因此原先储存在共同浮接栅极FG中的电子会退出至第二浮接栅极晶体管140的基极端。同时，写入选择晶体管130会被导通以确保第二浮接栅极晶体管140不会进入空乏状态。如此一来，第二浮接栅极晶体管140就能够对应的被写入。
图5为本发明一实施例的存储单元100的清除操作期间，存储单元100的信号线所接收的电压示意图。
在存储单元100的清除操作期间，源极线SL和字符线WL可皆处在第三电压V3，位线BL可处在第二电压V2，操作控制线OL可处在第一电压V1或第二电压V2，而清除控制线EL可处在第一电压V1。
也就是说，在存储单元100的清除操作期间，第二浮接栅极晶体管140的基极端会处在较低的第一电压V1，而共同浮接栅极FG会经由第一浮接栅极晶体管120耦合至较高的第三电压V3。因此，施加于第二浮接栅极晶体管140上的巨大电压差将引致电子穿隧，使得第二浮接栅极晶体管140的基极端中的电子会注入至共同浮接栅极FG以达成清除操作。
图6为本发明一实施例的存储单元100的读取操作期间，存储单元100的信号线所接收的电压示意图。
在存储单元100的读取操作期间，源极线SL可处在第四电压V4，位线BL可处在第五电压V5，而字符线WL、操作控制线OL、清除控制线EL可皆处在第一电压V1。第二电压V2大于第四电压V4，第四电压V4大于第五电压V5，而第五电压V5大于第一电压V1。举例来说，第一电压V1可为系统的地电压，第二电压V2可为10V，第三电压V3可为18V，第四电压V4可为5V，而第五电压V5可为3.8V。
也就是说，在存储单元100的读取操作期间，读取选择晶体管110会被导通，而写入选择晶体管130会被截止。此外，第一浮接栅极晶体管120及第二浮接栅极晶体管140会保持在其先前的状态。因此，读取选择晶体管110可根据共同浮接栅极FG的状态产生读取电流。举例来说，若存储单元100是在写入状态(programmed state)，则共同浮接栅极FG中的电子可能已退出。在此情况下，可能不会有读取电流产生，或是仅产生微小的读取电流。相对地，若存储单元100是在清除状态(erased state)，则将产生足以辨识的读取电流。因此，通过判断读取电流的强度，就能够辨识出储存在存储单元100中的信息。
此外，由于电子退出及电子注入都是发生在第二浮接栅极晶体管140，而读取电流则是流经读取选择晶体管110及第一浮接栅极晶体管120，因此在写入及清除过程中所造成第二浮接栅极晶体管140的缺陷将不会影响到读取电流的产生。也就是说，由于存储单元100的写入/清除路径和读取路径是分别的两条路径，因此存储单元100能够承受够多次数的写入及清除操作，而不会使读取的能力退化。
虽然第1至6图中的存储单元100可皆由P型晶体管实作，然而在其他实施例中，读取选择晶体管、第一浮接栅极晶体管、写入选择晶体管及第二浮接栅极晶体管也皆可由N型金氧半晶体管(N-type metal-oxide-semiconductor，NMOS)来实作。
图7为本发明一实施例的存储单元200的示意图，而图8为存储单元200的布局图。存储单元200与存储单元100具有相似的结构。然而存储单元200的读取选择晶体管210、第一浮接栅极晶体管220、写入选择晶体管230、第二浮接栅极晶体管240皆由N型晶体管来实作。如图8所示，读取选择晶体管210及第一浮接栅极晶体管220可形成在第一P型井PW1。写入选择晶体管230及第二浮接栅极晶体管240可形成在第二P型井PW2。
也就是说，读取选择晶体管210、第一浮接栅极晶体管220、写入选择晶体管230、第二浮接栅极晶体管240的基极端可皆形成在P型参杂的井区。在本实施例中，第一P型井PW1和第二P型井PW2可设置于深N型井DNW，因此读取选择晶体管210、第一浮接栅极晶体管220、写入选择晶体管230、第二浮接栅极晶体管240的基极端不会产生漏电流。
图9为本发明一实施例的存储阵列10的示意图。存储阵列10包括N条位线BL1至BLN，M条字符线WL1至WLM，N条操作控制线OL1至OLN，M条清除控制线EL1至ELM，M条源极线SL1至SLM，及M列存储单元100(1,1)至100(N,1)，…，以及100(1,M)至(N,M)，其中M及N为大于1的正整数。
每一个存储单元100(1,1)至100(N,1)，…，以及100(1,M)至(N,M)可与图1的存储单元100具有相同的结构。此外，在图9中，同一列的存储单元可耦接至相同的字符线、相同的源极线及相同的清除控制线，而同一行的存储单元可耦接至相同的位线及相同的操作控制线。
举例来说，存储单元100(1,1)及100(N,1)为设置于相同一列的存储单元。存储单元100(1,1)及100(N,1)会耦接至相同的字符线WL1，相同的源极线SL1，及相同的清除控制线EL1。然而，存储单元100(1,1)会耦接于位线BL1及操作控制线OL1，而存储单元100(N,1)会耦接于位线BLN及操作控制线OLN。相似地，存储单元100(1,M)及100(N,M)为设置于相同一列的存储单元。存储单元100(1,M)及100(N,M)会耦接至相同的字符线WLM，相同的源极线SLM，及相同的清除控制线ELM。然而，存储单元100(1,M)会耦接于位线BL1及操作控制线OL1，而存储单元100(N,M)会耦接于位线BLN及操作控制线OLN。
此外，存储单元100(1,1)及100(1,M)为设置于相同一行的存储单元。存储单元100(1,1)及100(1,M)耦接于相同的位线BL1及相同的操作控制线OL1。然而存储单元100(1,1)会耦接至字符线WL1、源极线SL1及清除控制线EL1，而存储单元100(1,M)会耦接至字符线WLM、源极线SLM及清除控制线ELM。相似地，存储单元100(N,1)及100(N,M)为设置于相同一行的存储单元。存储单元100(N,1)及100(N,M)耦接于相同的位线BLN及相同的操作控制线OLN。然而存储单元100(N,1)会耦接至字符线WL1、源极线SL1及清除控制线EL1，而存储单元100(N,M)会耦接至字符线WLM、源极线SLM及清除控制线ELM。
图10为本发明一实施例的存储单元100(1,1)的写入操作期间，存储阵列10的信号线所接收到的电压示意图。
在图10中，在存储单元100(1,1)的写入操作期间，源极线SL1、位线BL1和字符线WL1可皆处在第一电压V1。此外，操作控制线OL1可处在第二电压V2，而清除控制线EL1可处在第三电压V3。第三电压V3大于第二电压V2，而第二电压V2大于第一电压V1。在部分实施例中，第一电压V1可为系统的地电压，第二电压V2可为10V，而第三电压V3可为18V。
在此情况下，施加在存储单元100(1,1)的第二浮接栅极晶体管140上的巨大电压差将引致电子自共同浮接栅极FG中退出至第二浮接栅极晶体管140。因此，原先储存在存储单元100(1,1)的共同浮接栅极FG中的电子会退出至存储单元100(1,1)的第二浮接栅极晶体管140的基极端。使得存储单元100(1,1)的第二浮接栅极晶体管140能够被写入。
然而，在存储单元100(1,1)的写入操作期间，存储阵列10中的其他存储单元并未被选取，因此也不应被写入。举例来说，存储单元(N,1)及存储单元100(1,M)即不应被写入。
存储单元100(N,1)与存储单元100(1,1)位于相同一列。在图10中，在存储单元100(1,1)的写入操作期间，耦接至未被选取的存储单元100(N,1)的位线BLN会处在第一电压V1，而耦接至未被选取的存储单元100(N,1)的操作控制线OLN则会处在第三电压V3。
也就是说，在存储单元100(1,1)的写入操作期间，存储单元100(N,1)的写入选择晶体管130会被截止。因此，施加在存储单元100(N,1)的第二浮接栅极晶体管140上的高电压会导致信道空乏，而不致于使电子自共同浮接栅极FG退出至第二浮接栅极晶体管140的基极端。如此一来，就能够防止存储单元100(N,1)在存储单元100(1,1)的写入操作期间被写入。
存储单元100(1,M)与存储单元100(1,1)位于相同一行。由于存储单元100(1,M)也会耦接至操作控制线OL1，且在存储单元100(1,1)的写入操作期间，操作控制线OL1是处在第二电压V2，因此耦接至未被选取的存储单元100(1,M)的清除控制线ELM不得过低，否则将导致存储单元100(1,M)的写入选择晶体管130因为操作控制线OL1及清除控制线ELM之间的巨大电压差而导致崩溃。然而清除控制线ELM也不得过高，否则存储单元100(1,M)的第二浮接栅极晶体管140将被不预期地被写入。
因此，在图10中，在存储单元100(1,1)的写入操作期间，耦接至未被选取的存储单元100(1,M)的字符线WLM及源极线SLM可皆处在第一电压V1，而耦接至未被选取的存储单元100(1,M)的清除控制线ELM可皆处在第二电压V2。在此情况下，为了让施加在存储单元100(1,M)的写入选择晶体管130上的电压保持在可接受的范围内，第二电压V2可为10V，而第三电压V3可为18V。如此一来，施加在存储单元100(1,M)的第二浮接栅极晶体管140的电压就不至于过高而引致电子退出。因此能够防止存储单元100(1,M)在存储单元100(1,1)的写入操作期间被写入。此外，存储单元100(1,M)的写入选择晶体管130也不至于损坏。
图11为本发明一实施例的存储单元100(1,1)的清除操作期间，存储阵列10的信号线所接收到的电压示意图。
在存储单元100(1,1)的清除操作期间，源极线SL1和字符线WL1可皆处在第三电压V3，位线BL1可处在第二电压V2，操作控制线OL1可处在第一电压V1或第二电压V2，而清除控制线EL1可处在第一电压V1。因此，施加于存储单元100(1,1)的第二浮接栅极晶体管140上的巨大电压差将引致福诺电子穿隧，使得存储单元100(1,1)被清除。
然而，在存储单元100(1,1)的清除操作期间，存储阵列10中的其他存储单元并未被选取，因此也不应被清除。在本发明的部分实施例中，存储阵列10是依列清除。举例来说，在图11中，当存储单元100(1,1)被清除时，与存储单元100(1,1)设置于相同一列的其他存储单元，例如存储单元100(N,1)，也将同步被清除。然而，与存储单元100(1,1)设置于相异列的存储单元则不应被清除。
举例来说，存储单元100(1,M)与存储单元100(1,1)设置于相异列。由于存储单元100(1,M)也同样会耦接至位线BL1，且在存储单元100(1,1)的清除操作期间，位线BL1会处在第二电压V2，因此耦接至存储单元100(1,M)的源极线SLM的电压不应过低，否则存储单元100(1,M)的读取选择晶体管110会因承受过大电压而受损。此外，源极线SLM的电压也不应过高，否则存储单元100(1,M)将被不预期地清除。
因此，在图11中，在存储单元100(1,1)的清除操作期间，耦接至未被选取的存储单元100(1,M)的字符线WLM可处在第三电压V3，耦接至未被选取的存储单元100(1,M)的源极线SLM可处在第二电压V2，而耦接至未被选取的存储单元100(1,M)的清除控制线ELM可处在第一电压V1。
在此情况下，为了让施加在存储单元100(1,M)的读取选择晶体管110上的电压保持在可接受的范围内，第二电压V2可为10V，而第三电压V3可为18V。如此一来，施加在存储单元100(1,M)的第一浮接栅极晶体管120的电压就不至于过高而引致福诺电子穿隧。因此能够防止存储单元100(1,M)在存储单元100(1,1)的写入操作期间被清除。此外，存储单元100(1,M)的读取选择晶体管110也不至于受损。
图12为本发明一实施例的存储单元100(1,1)的读取操作期间，存储阵列10的信号线所接收到的电压示意图。
在存储单元100(1,1)的读取操作期间，源极线SL1可处在第四电压V4，位线BL1可处在第五电压V5，而字符线WL1、操作控制线OL1、清除控制线EL1可皆处在第一电压V1。
由于第四电压V4大于第五电压V5，且第五电压V5大于第一电压V1，因此在存储单元100(1,1)的读取操作期间，存储单元100(1,1)的读取选择晶体管110会被导通。在部分实施例中，第四电压V4可为5V，第五电压V5可为3.8V，而第一电压V1可为0V。因此，可通过侦测读取电流来判断存储单元100(1,1)的共同浮接栅极FG的状态。
然而，在存储单元100(1,1)的读取操作期间，存储阵列10中其他未被选取的存储单元则不应被读取。举例来说，存储单元100(N,1)及存储单元100(1,M)就不应被读取。
存储单元100(N,1)与存储单元100(1,1)位于相同一列。在图12中，在存储单元100(1,1)的读取操作期间，耦接至未被选取的存储单元100(N,1)的位线BLN及操作控制线OLN可皆为第一电压V1。在此情况下，存储单元100(N,1)的读取选择晶体管110会被截止，使得存储单元100(N,1)不会被存取。
此外，存储单元100(1,M)与存储单元100(1,1)位于相异列。在图12中，在存储单元100(1,1)的读取操作期间，耦接至未被选取的存储单元100(1,M)的字符线WLM可处在第四电压V4，而耦接至未被选取的存储单元100(1,M)的源极线SLM可处在第一电压V1。在此情况下，存储单元100(1,M)的读取选择晶体管110会被截止，使得存储单元100(1,M)不会被存取。
在存储阵列10中，由于电子退出及电子注入都是发生在存储单元100(1,1)至100(N,M)的第二浮接栅极晶体管140，而读取电流则是经由存储单元100(1,1)至100(N,M)的读取选择晶体管110及第一浮接栅极晶体管120来感测，因此在写入及清除过程中所造成存储单元100(1,1)至100(N,M)的第二浮接栅极晶体管140的缺陷将不会影响到读取电流。也就是说，由于存储阵列10的存储单元的写入/清除路径和读取路径是分别的两条路径，因此存储阵列10能够承受够多次数的写入及清除操作，而不会使读取的能力退化。
此外，在部分实施例中，存储阵列10也可将原先所使用的存储单元100改为图7所示的存储单元200来实作。通过适当的控制信号，利用存储单元200来实作的存储阵列仍然能够正常的操作，且同样可较现有技术更加耐用。
综上所述，根据本发明的实施例所提供的存储单元及存储阵列，其共同浮接栅极可通过第二浮接栅极晶体管来进行写入及清除操作，并可通过第一浮接栅极晶体管及读取选择晶体管来进行读取操作。因此，在第二浮接栅极晶体管或共同浮接栅极的缺陷将不会影响到第一浮接栅极晶体管和读取选择晶体管判断读取电流。也就是说，由于本发明的存储阵列及存储单元能够承受够多次数的写入及清除操作，同时不会导致读取能力退化。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。