本实用新型属于移动通信领域，尤其涉及一种LPDDR芯片以及兼容设计电路板。
背景技术：
目前，在移动通讯(手机、平板)平台中的存储方案主要采用eMCP(embeded Multi-Chip Packaging，嵌入式多芯片封装技术)或者分离式设计，其中分离式设计包括eMMC(embeded Multimedia Card，嵌入式多媒体卡)和LPDDR(Low Power Double Data Rate SDRAM低功耗内存技术)，但由于存储芯片价格波动较大，手机方案厂商为了降低物料成本，需要在eMCP和分离式(eMMC和LPDDR)方案之间切换，造成方案厂商需要设计两种方案的电路板，增加备料的周期和库存的风险。
现有技术尚无法提供兼容eMCP或者分离式(eMMC和LPDDR)的电路板。
技术实现要素：
本实用新型提供了一种LPDDR芯片以及兼容设计电路板，旨在解决现有的电路板无法兼容eMCP或者分离式设计的问题。
本实用新型是这样实现的，一种LPDDR芯片，包括封装胶体，基板以及LPDDR晶粒，所述基板包括内表面和外表面，所述封装胶体形成于所述基板内表面，并包覆所述LPDDR晶粒，所述基板外表面设置有LPDDR晶粒引脚和满足eMMC协议物理规范的eMMC引脚，所述LPDDR晶粒引脚与所述LPDDR晶粒电连接，所述eMMC引脚不与所述LPDDR晶粒电连接。
本实用新型还提供上述LPDDR芯片的一种兼容设计电路板，所述兼容设计电路板上设置有处理器芯片放置区、第一存储芯片放置区以及第二存储芯片放置区；
所述处理器芯片放置区与所述第一存储芯片放置区之间具有第一连接线和第二连接线，所述第一存储芯片放置区与所述第二存储芯片放置区之间具有第三连接线。
本实用新型实施例通过LPDDR芯片的基板外表面设置有LPDDR晶粒引脚和满足eMMC协议物理规范的eMMC引脚，LPDDR晶粒引脚与LPDDR晶粒电连接，eMMC引脚不与LPDDR晶粒电连接；同时还通过上述LPDDR芯片的兼容设计电路板上处理器芯片放置区与所述第一存储芯片放置区之间具有第一连接线和第二连接线，第一存储芯片放置区与第二存储芯片放置区之间具有第三连接线，便于用户选择使用eMCP或者分离式设计(eMMC和LPDDR)；避免了由于设计两种方案的电路板，增加备料的周期和库存的风险的问题，增加了产品的市场竞争力。
附图说明
为了更清楚地说明本实用新型实施例中的技术实用新型，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本实用新型实施例提供的LPDDR芯片的一种引脚示意图。
图2为本实用新型实施例提供的如图1所示的LPDDR芯片的兼容设计电路板的一种结构图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。
图1示出了本实用新型实施例提供的LPDDR芯片的一种结构，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：
一种LPDDR芯片，包括封装胶体，基板以及LPDDR晶粒，基板包括内表面和外表面，封装胶体形成于基板内表面，并包覆LPDDR晶粒，基板外表面设置有LPDDR晶粒引脚和满足eMMC协议物理规范的eMMC引脚，LPDDR晶粒引脚与LPDDR晶粒电连接，eMMC引脚不与LPDDR晶粒电连接。
可选的，LPDDR芯片采用BGA封装，所述LPDDR晶粒为LPDDR4晶粒，所述LPDDR芯片包括254个引脚。
具体实施中，如图1所示，LPDDR芯片的第三列第A行的引脚为LPDDR芯片的A通道第一数据输入输出端DQ0_A，LPDDR芯片的第三列第B行的引脚为LPDDR芯片的A通道第二数据输入输出端DQ1_A，LPDDR芯片的第三列第C行的引脚为LPDDR芯片的A通道第三数据输入输出端DQ2_A，LPDDR芯片的第三列第D行的引脚为LPDDR芯片的A通道第四数据输入输出端DQ3_A，LPDDR芯片的第三列第G行的引脚为LPDDR芯片的A通道第十四数据输入输出端DQ13_A，LPDDR芯片的第三列第H行的引脚为LPDDR芯片的A通道第二输入数据掩码端DM11_A，LPDDR芯片的第三列第J行的引脚为A通道第十二数据输入输出端DQ11_A，LPDDR芯片的第三列第K行的引脚为A通道第十一数据输入输出端DQ10_A，LPDDR芯片的第两列第K行的引脚和LPDDR芯片的第两列第R行的引脚为LPDDR芯片的第二电源端VDD2，LPDDR芯片的第三列第R行的引脚为LPDDR芯片的B通道第十一数据输入输出端DQ10_B，LPDDR芯片的第三列第T行的引脚为LPDDR芯片的B通道第十二数据输入输出端DQ11_B，LPDDR芯片的第三列第U行的引脚为LPDDR芯片的B通道第二输入数据掩码端DM11_B，LPDDR芯片的第三列第V行的引脚为LPDDR芯片的B通道第十四数据输入输出端DQ13_B，LPDDR芯片的第三列第AA行的引脚为LPDDR芯片的B通道第四数据输入输出线端DQ3_B，LPDDR芯片的第三列第AB行的引脚为LPDDR芯片的B通道第三数据输入输出端DQ2_B，LPDDR芯片的第三列第AC行的引脚为LPDDR芯片的B通道第二数据输入输出端DQ1_B，LPDDR芯片的第三列第AD行的引脚为LPDDR芯片的B通道第一数据输入输出端DQ0_B。
LPDDR芯片的第四列第A行的引脚和LPDDR芯片的第四列第AD行的引脚为LPDDR芯片的第一电源端VDD1，LPDDR芯片的第四列第B行的引脚、LPDDR芯片的第四列第C行的引脚、LPDDR芯片的第四列第D行的引脚、LPDDR芯片的第四列第G行的引脚、LPDDR芯片的第四列第H行的引脚、LPDDR芯片的第四列第K行的引脚、LPDDR芯片的第四列第R行的引脚、LPDDR芯片的第四列第U行的引脚、LPDDR芯片的第四列第V行的引脚、LPDDR芯片的第四列第AA行的引脚、LPDDR芯片的第四列第AB行的引脚以及LPDDR芯片的第四列第AC行的引脚为LPDDR芯片的接地端VSS，LPDDR芯片的第四列第J行的引脚和LPDDR芯片的第四列第T行的引脚为LPDDR芯片的输入/输出电源端VDDQ。
LPDDR芯片的第五列第A行的引脚和LPDDR芯片的第五列第AD行的引脚为LPDDR芯片的第二电源端VDD2，LPDDR芯片的第五列第B行的引脚、LPDDR芯片的第五列第H行的引脚、LPDDR芯片的第五列第J行的引脚、LPDDR芯片的第五列第T行的引脚、LPDDR芯片的第五列第U行的引脚以及LPDDR芯片的第五列第AC行的引脚为LPDDR芯片的输入/输出电源端VDDQ，LPDDR芯片的第五列第C行的引脚、LPDDR芯片的第五列第G行的引脚、LPDDR芯片的第五列第V行的引脚以及LPDDR芯片的第五列第AB行的引脚为LPDDR芯片的接地端VSS。
LPDDR芯片的第六列第A行的引脚和LPDDR芯片的第六列第AD行的引脚为LPDDR芯片的输入/输出电源端VDDQ，LPDDR芯片的第六列第B行的引脚、LPDDR芯片的第六列第D行的引脚、LPDDR芯片的第六列第G行的引脚、LPDDR芯片的第六列第J行的引脚、LPDDR芯片的第六列第T行的引脚、LPDDR芯片的第六列第V行的引脚、LPDDR芯片的第六列第AA行的引脚以及LPDDR芯片的第六列第AC行的引脚为LPDDR芯片的接地端VSS，LPDDR芯片的第六列第A行的引脚为LPDDR芯片的A通道第六数据输入输出端DQ5_A，LPDDR芯片的第六列第H行的引脚为LPDDR芯片的A通道第十五数据输入输出端DQ14_A，LPDDR芯片的第六列第K行的引脚为LPDDR芯片的A通道第十数据输入输出端DQ9_A，LPDDR芯片的第六列第R行的引脚为LPDDR芯片的B通道第十数据输入输出端DQ9_B，LPDDR芯片的第六列第U行的引脚为LPDDR芯片的B通道第十五数据输入输出端DQ14_B，LPDDR芯片的第六列第AB行的引脚为LPDDR芯片的B通道第六数据输入输出端DQ5_B。
LPDDR芯片的第七列第A行的引脚和LPDDR芯片的第七列第AD行的引脚为LPDDR芯片的输入/输出电源端VDDQ，LPDDR芯片的第七列第C行的引脚、LPDDR芯片的第七列第H行的引脚、LPDDR芯片的第七列第K行的引脚、LPDDR芯片的第七列第R行的引脚、LPDDR芯片的第七列第U行的引脚以及LPDDR芯片的第七列第AB行的引脚为LPDDR芯片的接地端VSS，LPDDR芯片的第七列第B行的引脚为LPDDR芯片的A通道第五数据输入输出端DQ4_A，LPDDR芯片的第七列第D行的引脚为LPDDR芯片的A通道第七数据输入输出端DQ6_A，LPDDR芯片的第七列第G行的引脚、LPDDR芯片的第七列第L行的引脚、LPDDR芯片的第七列第P行的引脚以及LPDDR芯片的第七列第V行的引脚为LPDDR芯片的第二电源端VDD2，LPDDR芯片的第七列第J行的引脚为LPDDR芯片的A通道第十三数据输入输出端DQ12_A，LPDDR芯片的第七列第T行的引脚为LPDDR芯片的B通道第十三数据输入输出端DQ12_B，LPDDR芯片的第七列第AA行的引脚为LPDDR芯片的B通道第七数据输入输出端DQ6_B，LPDDR芯片的第七列第AC行的引脚为LPDDR芯片的B通道第五数据输入输出端DQ4_B。
LPDDR芯片的第八列第A行的引脚、LPDDR芯片的第八列第G行的引脚、LPDDR芯片的第八列第L行的引脚、LPDDR芯片的第八列第P行的引脚、LPDDR芯片的第八列第V行的引脚以及LPDDR芯片的第八列第AD行的引脚为LPDDR芯片的第二电源端VDD2，LPDDR芯片的第八列第B行的引脚、LPDDR芯片的第八列第D行的引脚、LPDDR芯片的第八列第K行的引脚、LPDDR芯片的第八列第R行的引脚、LPDDR芯片的第八列第AA行的引脚以及LPDDR芯片的第八列第AC行的引脚为LPDDR芯片的接地端VSS，LPDDR芯片的第八列第J行的引脚和LPDDR芯片的第八列第T行的引脚为LPDDR芯片的输入/输出电源端VDDQ，LPDDR芯片的第八列第C行的引脚为LPDDR芯片的A通道第八数据输入输出端DQ7_A，LPDDR芯片的第八列第H行的引脚为LPDDR芯片的A通道第十六数据输入输出端DQ15_A，LPDDR芯片的第八列第AB行的引脚为LPDDR芯片的B通道第八数据输入输出端DQ7_B。
LPDDR芯片的第九列第A行的引脚和LPDDR芯片的第九列第AD行的引脚为LPDDR芯片的第一电源端VDD1，LPDDR芯片的第九列第B行的引脚、LPDDR芯片的第九列第G行的引脚、LPDDR芯片的第九列第L行的引脚、LPDDR芯片的第九列第P行的引脚、LPDDR芯片的第九列第V行的引脚以及LPDDR芯片的第九列第AC行的引脚为LPDDR芯片的第二电源端VDD2，LPDDR芯片的第九列第C行的引脚为LPDDR芯片的A通道第一差分数据锁存信号端DQS0_t_A，LPDDR芯片的第九列第D行的引脚为LPDDR芯片的A通道第三差分数据锁存信号端DQS0_c_A，LPDDR芯片的第九列第F行的引脚和LPDDR芯片的第十七列第F行的引脚为LPDDR芯片的输入/输出电源端VDDQ，LPDDR芯片的第九列第J行的引脚为LPDDR芯片的A通道第四差分数据锁存信号端DQS1_c_A，LPDDR芯片的第九列第D行的引脚为LPDDR芯片的A通道第二差分数据锁存信号端DQS1_t_A，LPDDR芯片的第九列第R行的引脚为LPDDR芯片的B通道第二差分数据锁存信号端DQS1_t_B，LPDDR芯片的第九列第T行的引脚为LPDDR芯片的B通道第四差分数据锁存信号端DQS1_c_B，LPDDR芯片的第九列第AA行的引脚为LPDDR芯片的B通道第三差分数据锁存信号端DQS0_c_B，LPDDR芯片的第九列第AB行的引脚为LPDDR芯片的B通道第一差分数据锁存信号端DQS0_t_B。
LPDDR芯片的第十三列第A行的引脚和LPDDR芯片的第十三列第AD行的引脚为LPDDR芯片的输入/输出电源端VDDQ，LPDDR芯片的第十三列第B行的引脚和LPDDR芯片的第十三列第AC行的引脚为LPDDR芯片的第二电源端VDD2，LPDDR芯片的第十三列第C行的引脚为LPDDR芯片的A通道第三命令/地址端CA2_A，LPDDR芯片的第十三列第D行的引脚为LPDDR芯片的A通道第四命令/地址端CA3_A，LPDDR芯片的第十三列第E行的引脚为LPDDR芯片的A通道第五命令/地址端CA4_A，LPDDR芯片的第十三列第F行的引脚为LPDDR芯片的A通道第二命令/地址端CA1_A，LPDDR芯片的第十三列第G行的引脚、LPDDR芯片的第十三列第H行的引脚、LPDDR芯片的第十三列第U行的引脚以及LPDDR芯片的第十三列第V行的引脚为LPDDR芯片的接地端VSS，LPDDR芯片的第十三列第J行的引脚为LPDDR芯片的A通道片上终端电阻信号端ODT_CA_A，LPDDR芯片的第十三列第T行的引脚为LPDDR芯片的B通道片上终端电阻信号端ODT_CA_B，LPDDR芯片的第十三列第W行的引脚为LPDDR芯片的B通道第二命令/地址端CA1_B，LPDDR芯片的第十三列第Y行的引脚为LPDDR芯片的B通道第五命令/地址端CA4_B，LPDDR芯片的第十三列第AA行的引脚为LPDDR芯片的B通道第四命令/地址端CA3_B，LPDDR芯片的第十三列第AB行的引脚为LPDDR芯片的B通道第三命令/地址端CA2_B。
LPDDR芯片的第十四列第A行的引脚和LPDDR芯片的第十四列第AD行的引脚为LPDDR芯片的输入/输出电源端VDDQ，LPDDR芯片的第十四列第B行的引脚和LPDDR芯片的第十四列第AC行的引脚为LPDDR芯片的第二电源端VDD2，LPDDR芯片的第十四列第C行的引脚、LPDDR芯片的第十四列第D行的引脚、LPDDR芯片的第十四列第E行的引脚、LPDDR芯片的第十四列第F行的引脚、LPDDR芯片的第十九列第C行的引脚、LPDDR芯片的第十四列第Y行的引脚、LPDDR芯片的第十四列第AA行的引脚以及LPDDR芯片的第十四列第AB行的引脚为LPDDR芯片的接地端VSS，LPDDR芯片的第十四列第G行的引脚为LPDDR芯片的A通道第一命令/地址端CA0_A。
LPDDR芯片的第十五列第A行的引脚、LPDDR芯片的第十五列第AD行的引脚、LPDDR芯片的第十五列第B行的引脚以及LPDDR芯片的第十五列第AC行的引脚为LPDDR芯片的第一电源端VDD1，LPDDR芯片的第十五列第C行的引脚为LPDDR芯片的A通道第六命令/地址端CA5_A，LPDDR芯片的第十五列第D行的引脚、LPDDR芯片的第十五列第G行的引脚、LPDDR芯片的第十五列第H行的引脚、LPDDR芯片的第十五列第U行的引脚、LPDDR芯片的第十五列第V行的引脚以及LPDDR芯片的第十五列第AA行的引脚为LPDDR芯片的接地端VSS，LPDDR芯片的第十五列第E行的引脚为LPDDR芯片的A通道第一片选端CS0_A，LPDDR芯片的第十五列第F行的引脚为LPDDR芯片的A通道第二片选端CS1_A，LPDDR芯片的第十五列第W行的引脚为LPDDR芯片的B通道第二片选端CS1_B，LPDDR芯片的第十五列第Y行的引脚为LPDDR芯片的B通道第一片选端CS0_B，LPDDR芯片的第十五列第AB行的引脚为LPDDR芯片的B通道第六命令/地址端CA5_B。
LPDDR芯片的第十六列第A行的引脚和LPDDR芯片的第十五列第AD行的引脚为LPDDR芯片的第一电源端VDD1，LPDDR芯片的第十六列第B行的引脚为LPDDR芯片的第一驱动强度校准信号端ZQ0，LPDDR芯片的第十六列第C行的引脚为LPDDR芯片的第二驱动强度校准信号端ZQ1，LPDDR芯片的第十六列第E行的引脚为LPDDR芯片的A通道第一时钟使能端CKE0_A，LPDDR芯片的第十六列第F行的引脚为LPDDR芯片的A通道第二时钟使能端CKE1_A，LPDDR芯片的第十六列第G行的引脚为LPDDR芯片的A通道第一差分时钟端CK_c_A，LPDDR芯片的第十六列第H行的引脚为LPDDR芯片的A通道第二差分时钟端CK_t_A，LPDDR芯片的第十六列第U行的引脚为LPDDR芯片的B通道第二差分时钟端CK_t_B，LPDDR芯片的第十六列第V行的引脚为LPDDR芯片的B通道第一差分时钟端CK_c_B，LPDDR芯片的第十六列第W行的引脚为LPDDR芯片的B通道第二时钟使能端CKE1_B，LPDDR芯片的第十六列第Y行的引脚为LPDDR芯片的B通道第一时钟使能端CKE0_B，LPDDR芯片的第十六列第AA行的引脚为LPDDR芯片的复位信号端RESET_n。
LPDDR芯片的第一列第A行的引脚、LPDDR芯片的第一列第B行的引脚、LPDDR芯片的第二列第A行的引脚、LPDDR芯片的第十八列第A行的引脚、LPDDR芯片的第十八列第B行的引脚、LPDDR芯片的第十七列第A行的引脚、LPDDR芯片的第一列第AC行的引脚、LPDDR芯片的第一列第AD行的引脚、LPDDR芯片的第二列第AC行的引脚、LPDDR芯片的第十八列第AC行的引脚、LPDDR芯片的第十八列第AD行的引脚以及LPDDR芯片的第十七列第AD行的引脚不作使用。
LPDDR芯片的第十四列第H行的引脚、LPDDR芯片的第十四列第J行的引脚、LPDDR芯片的第十五列第J行的引脚、LPDDR芯片的第十六列第J行的引脚、LPDDR芯片的第十七列第J行的引脚、LPDDR芯片的第十三列第K行的引脚、LPDDR芯片的第十四列第K行的引脚、LPDDR芯片的第十五列第K行的引脚、LPDDR芯片的第十六列第K行的引脚、LPDDR芯片的第十七列第K行的引脚、LPDDR芯片的第十二列第L行的引脚、LPDDR芯片的第十三列第L行的引脚、LPDDR芯片的第十四列第L行的引脚、LPDDR芯片的第十五列第L行的引脚、LPDDR芯片的第十六列第L行的引脚、LPDDR芯片的第十七列第L行的引脚、LPDDR芯片的第三列第M行的引脚、LPDDR芯片的第四列第M行的引脚、LPDDR芯片的第五列第M行的引脚、LPDDR芯片的第六列第M行的引脚、LPDDR芯片的第七列第M行的引脚、LPDDR芯片的第八列第M行的引脚、LPDDR芯片的第九列第M行的引脚、LPDDR芯片的第十二列第M行的引脚、LPDDR芯片的第十三列第M行的引脚、LPDDR芯片的第十四列第M行的引脚、LPDDR芯片的第十五列第M行的引脚、LPDDR芯片的第十六列第M行的引脚、LPDDR芯片的第十七列第M行的引脚、LPDDR芯片的第三列第N行的引脚、LPDDR芯片的第四列第N行的引脚、LPDDR芯片的第五列第N行的引脚、LPDDR芯片的第六列第N行的引脚、LPDDR芯片的第七列第N行的引脚、LPDDR芯片的第八列第N行的引脚、LPDDR芯片的第九列第N行的引脚、LPDDR芯片的第十二列第N行的引脚、LPDDR芯片的第十三列第N行的引脚、LPDDR芯片的第十四列第N行的引脚、LPDDR芯片的第十五列第N行的引脚、LPDDR芯片的第十六列第N行的引脚、LPDDR芯片的第十七列第N行的引脚、LPDDR芯片的第十二列第P行的引脚、LPDDR芯片的第十三列第P行的引脚、LPDDR芯片的第十四列第P行的引脚、LPDDR芯片的第十五列第P行的引脚、LPDDR芯片的第十六列第P行的引脚、LPDDR芯片的第十七列第P行的引脚、LPDDR芯片的第十三列第R行的引脚、LPDDR芯片的第十四列第R行的引脚、LPDDR芯片的第十五列第R行的引脚、LPDDR芯片的第十六列第R行的引脚、LPDDR芯片的第十七列第R行的引脚、LPDDR芯片的第十四列第T行的引脚、LPDDR芯片的第十五列第T行的引脚、LPDDR芯片的第十六列第T行的引脚、LPDDR芯片的第十七列第T行的引脚以及LPDDR芯片的第十四列第U行的引脚为空脚。
上述为空脚的引脚包括满足eMMC协议物理规范的eMMC引脚。
此外，本实用新型实施例还提供上述LPDDR芯片的兼容设计电路板的一种结构，为了便于说明，图2示出了仅示出了与本实用新型实施例相关的部分，详述如下：
兼容设计电路板上设置有处理器芯片放置区01、第一存储芯片放置区02以及第二存储芯片放置区03。
处理器芯片放置区01与第一存储芯片放置区02之间具有第一连接线和第二连接线，第一存储芯片放置区02与第二存储芯片放置区03之间具有第三连接线。
其中，元器件选择可以有两种情况：
第一种情况：当第一存储芯片放置区02放置eMCP芯片时，第二存储芯片放置区03空置。
第二种情况：当第一存储芯片放置区02放置LPDDR芯片时，第二存储芯片放置区03放置eMMC芯片。
处理器芯片放置区01放置AP(Application Processor，应用处理器)芯片。
当物料来源有两种情况(eMCP或者分离式设计)时，开发者常需要设计两种电路板，通过处理器芯片放置区01与第一存储芯片放置区02之间具有第一连接线和第二连接线，第一存储芯片放置区02与第二存储芯片放置区03之间具有第三连接线，实现了上述两种物料情况的兼容。
以下结合器件工作原理对图1所示的作进一步说明：
在具体实施过程中，处理器芯片放置区01设置有第一组LPDDR芯片引脚和第一组eMMC芯片引脚；第一存储芯片放置区02设置有第二组LPDDR芯片引脚和第二组eMMC芯片引脚；第二存储芯片放置区03设置有第三组eMMC芯片引脚，第一组LPDDR芯片引脚与第二组LPDDR芯片引脚通过设置在印刷电路板上的第一连接线一一对应连接；第一组eMMC芯片引脚与第二组eMMC芯片引脚通过设置在印刷电路板上的第二连接线一一对应连接；第二组eMMC芯片引脚与第三组eMMC芯片引脚通过设置在印刷电路板上的第三连接线一一对应连接。该印刷电路板可以兼容eMCP和“LPDDR和eMMC”两种方案，当采用eMCP方案时，则在处理器芯片放置区01放置AP芯片，在第一存储芯片放置区02放置eMCP芯片；当采用“LPDDR和eMMC”方案时，则在处理器芯片放置区01放置AP芯片，在第一存储芯片放置区02放置LPDDR芯片，在第二存储芯片放置区03放置eMMC芯片。
本实用新型实施例通过LPDDR芯片的基板外表面设置有LPDDR晶粒引脚和支持eMMC协议的eMMC引脚，LPDDR晶粒引脚与LPDDR晶粒电连接，eMMC引脚不与LPDDR晶粒电连接；同时还通过上述LPDDR芯片的兼容设计电路板上处理器芯片放置区与所述第一存储芯片放置区之间具有第一连接线和第二连接线，第一存储芯片放置区与第二存储芯片放置区之间具有第三连接线，便于用户选择使用eMCP或者分离式设计(eMMC和LPDDR)；避免了由于设计两种方案的电路板，增加备料的周期和库存的风险的问题，增加了产品的市场竞争力。
以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。