非易失性半导体存储装置的制作方法

[相关申请案]

本申请案享有以日本专利申请案2019-45059号(申请日：2019年3月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

本揭示的实施方式涉及一种非易失性半导体存储装置。

背景技术：

作为非易失性半导体存储装置，众所周知的是nand(“与非”)型闪速存储器。为了使该nand型闪速存储器大容量化而采用积层众多存储胞的构成的三维nand型闪速存储器已实用化。三维nand型闪速存储器中有沿纵向形成胞串的方式与沿水平方向形成胞串的方式。存在将后者称为vgnand(virticalgatenand，垂直栅“与非”)的情况。

技术实现要素：

实施方式提供能够提高控制性的非易失性半导体存储装置。

本实施方式的非易失性半导体存储装置包含：存储串群，积层形成有k层的将多个非易失性存储胞串联连接而构成的存储串；选择晶体管群，包含分别对应于各存储串而设置的k个选择晶体管；n条位线群，与各存储串并行配置；及n条位线接点，配置在垂直方向，分别与n条位线群连接；且选择晶体管群区分为包含k/n个选择晶体管的n个选择晶体管部分群，属于该部分群的k/n个选择晶体管分别与对应的n条位线接点之一连接。

附图说明

图1是本实施方式的非易失性半导体存储装置的区块图。

图2是本实施方式的第1实施方式的非易失性半导体存储装置所具备的存储胞阵列的电路图。

图3是表示本实施方式的非易失性半导体存储装置的存储胞区域及sgd区域的俯视图。

图4是本实施方式的非易失性半导体装置的sgd区域的截面图。

图5是表示本实施方式的非易失性半导体存储装置的存储胞区域及sgs区域的俯视图。

图6是表示比较例的非易失性半导体存储装置的存储胞区域及sgd区域的俯视图。

图7是比较例的非易失性半导体装置的sgd区域的截面图。

具体实施方式

以下，参照图式对本实施方式的非易失性半导体存储装置具体地进行说明。

另外，以下说明中，对具有大致相同的功能及构成的构成要素附上相同符号，仅在必要的情况下进行重复说明。此外，以下所示的各实施方式例示用以将该实施方式的技术性思想具体化的装置或方法，实施方式的技术性思想并未将构成零件的材质、形状、构造、配置等特定为下述者。实施方式的技术性思想可在权利要求的范围内加以各种变更。

[半导体存储装置的整体构成]

首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本整体构成的区块图的一例。另外，图1中，通过箭头线表示各区块的连接的一部分，但区块间的连接并未限定于此。

如图1所示，半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、待命/忙碌电路16、电压产生电路17、存储胞阵列18、行解码器19、感测放大器20、数据寄存器21、及列解码器22。

输入输出电路10控制与外部控制器2的信号dq的输入输出。信号dq包含例如数据dat、地址add、及指令cmd。更具体而言，输入输出电路10将从外部控制器2接收到的数据dat发送至数据寄存器21，将地址add发送至地址寄存器13，将指令cmd发送至指令寄存器14。此外，输入输出电路10将从状态寄存器12接收到的状态信息sts、从数据寄存器21接收到的数据dat、及从地址寄存器13接收到的地址add等发送至外部控制器2。

逻辑控制电路11从外部控制器2接收各种控制信号。而且，逻辑控制电路11根据接收到的控制信号而控制输入输出电路10及定序器15。

状态寄存器12例如暂时保存写入动作、读出动作、及删除动作中的状态信息sts，且对外部控制器2通知动作是否正常结束。

地址寄存器13暂时保存接收到的地址add。而且，地址寄存器13将行地址radd向行解码器19传送，将列地址cadd向列解码器22传送。

指令寄存器14暂时保存接收到的指令cmd且传送至定序器15。

定序器15控制半导体存储装置1整体的动作。更具体而言，定序器15根据接收到的指令cmd，控制例如状态寄存器12、待命/忙碌电路16、电压产生电路17、行解码器19、感测放大器20、数据寄存器21、及列解码器22等，执行写入动作、读出动作、及删除动作等。

待命/忙碌电路16根据定序器15的动作状况，将待命/忙碌信号rbn发送至外部控制器2。

电压产生电路17根据定序器15的控制，而产生写入动作、读出动作、及删除动作所需的电压，并将产生的电压供给至例如存储胞阵列18、行解码器19、及感测放大器20等。行解码器19及感测放大器20将自电压产生电路17供给的电压施加至存储胞阵列18内的存储胞晶体管。

存储胞阵列18具备包含与行及列建立对应的多个非易失性的存储胞晶体管(以下，也记为“存储胞”)的多个区块blk(blk0～blk3、…)。各个区块blk包含多个存储器单元mu。而且，各个存储器单元mu包含多个存储器组mg。另外，存储胞阵列18内的区块blk、区块blk内的存储器单元mu、及存储器单元mu内的存储器组mg的个数为任意。对于存储胞阵列18的详细情况将在下文叙述。

行解码器19对行地址radd进行解码。行解码器19基于解码结果，对存储胞阵列18施加需要的电压。

感测放大器20在读出动作时对自存储胞阵列18读出的数据进行感测。而且，感测放大器20将读出数据发送至数据寄存器21。此外，感测放大器20在写入动作时将写入数据发送至存储胞阵列18。

数据寄存器21具备多个锁存电路。锁存电路暂时保存写入数据或读出数据。

列解码器22例如在写入动作、读出动作、及删除动作时，对列地址cadd进行解码，并根据解码结果而选择数据寄存器21内的锁存电路。

[存储胞阵列的电路构成]

接下来，使用图2对存储胞阵列18的电路构成进行说明。图2是存储胞阵列18的电路图。另外，图2的例表示与在z方向积层且共通连接于4个位线接点cbl的多个半导体层对应的多个存储器组mg。以下，在与最上层的半导体层31(存储器组mg)对应的选择栅极线中将漏极侧记为sgd1，将源极侧记为sgs1。在与最下层的半导体层31(存储器组mg)对应的选择栅极线中将漏极侧记为sgdk(k为2以上的整数)，将源极侧记为sgsk。

如图2所示，存储胞阵列18包含多个存储器组mg。存储器组mg的各者包含2个存储串msa、msb以及选择晶体管st1、st2。以下，在不限定存储串msa、msb的情况下，记为存储串ms。

存储串msa包含例如4个存储胞晶体管mca0～mca3。同样地，存储串msb包含例如4个存储胞晶体管mcb0～mcb3。以下，在不限定存储胞晶体管mca0～mca3及mcb0～mcb3的情况下，记为存储胞晶体管mc。

存储胞晶体管mc具备控制栅极与电荷储存层，非易失地保存数据。另外，存储胞晶体管mc可为在电荷储存层使用绝缘层的monos(metal-oxide-nitride-oxide-silicon，金属氧化物-氮氧化物-硅)型，也可为在电荷储存层使用导电层的fg(floatinggate，浮动栅)型。以下，本实施方式中，以fg型为例进行说明。此外，存储串ms的各者中所包含的存储胞晶体管mc的个数也可为8个或16个、32个、48个、64个、96个、128个等，其数量并未限定。

存储串msa中所包含的存储胞晶体管mca0～mca3的电流路径串联连接。同样地，存储串msb中所包含的存储胞晶体管mcb0～mcb3的电流路径串联连接。存储胞晶体管mca0及mcb0的漏极共通连接于选择晶体管st1的源极。存储胞晶体管mca3及mcb3的源极共通连接于选择晶体管st2的漏极。另外，存储器组mg中所包含的选择晶体管st1及st2的个数为任意，只要分别为1个以上即可。

沿z方向配置的多个存储器组mg的存储胞晶体管mc的栅极经由接触插塞cwl共通连接于1条字线wl。更具体而言，例如沿z方向配置的多个存储胞晶体管mca0的栅极共通连接于字线wla0。同样地，存储胞晶体管mca1、mca2、及mca3的栅极分别连接于字线wla1、wla2、及wla3。存储胞晶体管mcb0～mcb3的栅极分别连接于字线wlb0～wlb3。

沿z方向配置的多个存储器组mg的选择晶体管st1的漏极，经由位线接点cbl1～cbl4的任一者连接于对应的1条位线bl1～bl4。此外，沿z方向配置的多个存储器组mg的选择晶体管st1的栅极分别连接于不同的选择栅极线sgd。更具体而言，例如，与配置在最上层的存储器组mg对应的选择晶体管st1的栅极连接于选择栅极线sgd1。与配置在最下层的存储器组mg对应的选择晶体管st1的栅极连接于选择栅极线sgdk。另外，图2中针对与共通的位线接点cbl连接的多个存储器组mg中的最上层的每一存储器组mg，在z方向排列配置有位线接点cbl1～cbl4、位线bl1～bl4。然而，位线接点cbl～cbl4也可在z方向具有相同长度，此时，位线bl1～bl4也可集中配置在同层上。

沿z方向配置的多个存储器组mg的选择晶体管st2的源极经由接触插塞csl共通连接于1个源极线sl。此外，沿z方向配置的多个存储器组mg的选择晶体管st2的栅极分别连接于不同的选择栅极线sgs。更具体而言，例如，与配置在最上层的存储器组mg对应的选择晶体管st2的栅极连接于选择栅极线sgs1，与配置在最下层的存储器组mg对应的选择晶体管st2的栅极连接于选择栅极线sgsk。

[多个sgd的同时选择]

对图2所示的存储胞阵列的动作进行说明。如果设存储串对的层数为k，设相对于存储串(对)1间距的位线为n，则存储串对分组为k/n个存储器单元mu。各个存储器单元mu包含m层存储串对，分别包含m个sgd。

作为具体例，以存储串对的层数k＝12，且位线n＝4条对应于存储串(对)1间距的情况为例进行说明。存储串(对)积层有12层的ms1、ms2、ms3、ms4、ms5、···ms12。sgd也针对每一存储串(对)而设置，与sgd1、sgd2、sgd3、sgd4、sgd5、···sgd12对应。由于位线4条对应于存储串(对)1间距，所以位线bl1、bl2、bl3、bl4在存储串的延伸方向延伸。这些位线在垂直方向上分别连接于位线接点cbl1、cbl2、cbl3及cbl4。sgd1、sgd2及sgd3连接于位线接点cbl1。sgd4、sgd5及sgd6连接于位线接点cbl2。sgd7、sgd8及sgd9连接于位线接点cbl3。sgd10、sgd11及sgd12连接于位线接点cbl4。

如此一来，分别自ms1、ms2及ms3构成存储器单元mu0，自ms4、ms5及ms6构成存储器单元mu1，自ms7、ms8及ms9构成存储器单元mu2，自ms10、ms11及ms12构成存储器单元mu3。

存储器单元mu0、mu1、mu2及mu3构成同时动作的1个区块blk。因此，例如同时选择sgd1、sgd4、sgd7及sgd10(将足以使这些晶体管导通的电位自行解码器19供给至栅极，用于此的控制由定序器15进行)。作为其他例，也存在同时选择sgd2、sgd5、sgd8及sgd11，及同时选择sgd3、sgd6、sgd9及sgd12的情况。

这样，能够自积层的多个层的存储串中同时选择多个层。删除单位也为这些区块blk。

[存储胞区域、sgd区域、阶梯接触区域的构造]

接下来，使用图3对存储胞区域mca、sgd区域sgda、及与选择栅极线sgd对应的阶梯接触区域scda中的存储胞阵列18的平面构成的详细情况进行说明。

如图3所示，在沿x方向配置的2个半导体层31之间设置有存储器沟槽mt，存储器沟槽mt中埋入有未图示的绝缘层。

在存储胞区域mca中，在半导体层31的侧面设置有绝缘层32。绝缘层32作为形成后述的绝缘层36(隧道绝缘膜)及电荷储存层35时的蚀刻终止层发挥功能。

此外，在存储胞区域mca中，以将存储器沟槽mt分离的方式设置有多个字线柱wlp。字线柱wlp包含沿z方向延伸的导电层33及与导电层33的侧面接触的绝缘层34。导电层33作为接触插塞cwl发挥功能。绝缘层34作为存储胞晶体管mc的阻挡绝缘膜发挥功能。

在y方向上，在字线柱wlp与半导体层31之间，以将绝缘层32分离的方式设置有电荷储存层35及绝缘层36。绝缘层36作为隧道绝缘膜发挥功能。更具体而言，在xy平面上，沿x方向的电荷储存层35的一侧面与字线柱wlp的绝缘层34接触，且另一侧面(沿x方向的另一侧面、及沿y方向的2个侧面)与绝缘层36接触。而且，绝缘层36的侧面的一部分与半导体层31及绝缘层32接触。

因此，在导电层33与半导体层31之间，自导电层33向半导体层31依序形成有绝缘层34、电荷储存层35、及绝缘层36。包含半导体层31的一部分、导电层33的一部分、绝缘层34的一部分、电荷储存层35、及绝缘层36的区域(也记为半导体层31与字线柱wlp的交叉区域)作为存储胞晶体管mc发挥功能。图3的例中，在1个半导体层31中，半导体层31与设置在图3的纸面下侧的字线柱wlp的交叉区域作为存储胞晶体管mca发挥功能，半导体层31与设置在图3的纸面上侧的字线柱wlp的交叉区域作为存储胞晶体管mcb发挥功能。此外，例如与1个半导体层31对应的多个存储胞晶体管mca自sgd区域sgda向sgs区域sgsa依序记为mca0、mca1、…。存储胞晶体管mcb0、mcb1、…也相同。

在sgd区域中，设置有贯通半导体层31的导电层371、372、373、374。导电层371、372、373、374分别作为位线接点cbl1、cbl2、cbl3、cbl4发挥功能。图3的例中，半导体层31在与导电层371、372、373、374的连接区域中具有圆形的形状。而且，该圆形的形状在y方向上逐个偏移1/4间距而连结有多个。与导电层371、372、373、374的连接区域中的半导体层31的形状为任意。例如，连接区域的形状也可为多个连结而成的多边形群。连接区域只要为可在xy平面确保用以在加工贯通半导体层31的位线接点cbl1、cbl2、cbl3、cbl4的通孔时，不使位线接点cbl的通孔因制造不均等原因自半导体层31露出的充分裕度的形状即可。

在sgd区域sgda中，以包围半导体层31的侧面的方式设置有绝缘层38，即该绝缘层38与x方向上的半导体层31的端部及沿x方向斜向(x-y方向)的半导体层31的侧面接触。绝缘层38作为选择晶体管st1-1～st1-k的栅极绝缘膜发挥功能。绝缘层38的与半导体层31接触的侧面所对向的侧面与导电层39接触。绝缘层38较理想为sion膜。如果需要调整选择晶体管st1-1～st1-k的阈值，则绝缘层38较理想为包含sio2/sin/sio2的3层构造的ono膜，以此代替sion膜。

导电层39作为选择栅极线sgd1～sgdk发挥功能。更具体而言，导电层39包含：第1部分，在y方向延伸；及多个第2部分，在sgd区域中在x方向斜向延伸，且沿x方向斜向的一侧面与绝缘层38接触，端部连接于导电层39的第1部分。

在sgd区域中，包含自存储胞区域至导电层371、372、373、374为止的半导体层31、绝缘层38、及导电层39的第2部分的区域作为选择晶体管st1-1～st1-k发挥功能。更具体而言，导电层39的第2部分作为选择晶体管st1-1～st1-k的栅极电极发挥功能，绝缘层38作为选择晶体管st1-1～st1-k的栅极绝缘膜发挥功能，且在半导体层31形成有选择晶体管st1-1～st1-k的通道。

导电层371、372、373、374与半导体层31选择性地连接。即，导电层371、372、373、374之一与半导体层31电性连接，剩余的3个在与半导体层31之间形成有绝缘层371i、372i、373i、374i。图3的例中，仅导电层371与半导体层31电性连接，导电层372、373、374不与半导体层31电性连接。其结果，该部分未形成选择晶体管。在电性连接的导电层371与半导体层31之间配置有导电层371c。在电性连接的导电层372、373、374与半导体层31之间配置有绝缘层372i、373i、374i。关于sgd区域的详细构成将在下文叙述。

在阶梯接触区域scda中，设置有贯通导电层39的第1部分的导电层40及绝缘层44。导电层40作为接触插塞csgd发挥功能。绝缘层44作为虚设柱hr发挥功能。导电层40与在z方向上积层的导电层39的第1部分的任一者电性连接。在未电性连接的导电层39与导电层40之间形成有绝缘层40i。绝缘层40i包含绝缘层41、42、43。绝缘层41以接触于导电层40的侧面(以下，也记为“外表面”)的方式设置。绝缘层42以接触于绝缘层41的外表面的一部分的方式设置。绝缘层43以相接于绝缘层42的外表面的方式设置。

[sgd晶体管的构造与动作]

sgd晶体管的局部构造为以下所述。半导体层31为i型多晶硅或掺杂有b(硼)的p型多晶硅。另一方面，导电层371等(cbl1等)为高浓度掺杂有p(磷)或as(砷)的n+型多晶硅。其结果，在导电层371等的周围形成有n-扩散层。

sgd晶体管的动作为以下所述。与导电层40连接的导电层39相当于sgd晶体管的栅极，绝缘层38相当于sgd晶体管的栅极绝缘膜。当施加至导电层39的电压vg较低时，由于半导体层31为i型多晶硅或p型多晶硅，所以晶体管为截止状态。当提高施加至导电层39的电压vg时，自半导体层31的绝缘层38附近形成有反转层。当施加至导电层39的电压vg十分高时，形成于半导体层31的反转层达到与导电层371等的周围的n-扩散层接触。即，晶体管导通。

[sgd区域的截面构造]

图4是图3的a-a’的截面图。该图4表示sgd1～sgdk(sgd12)连接于各存储串的情形。在未图示的半导体基板上的绝缘层500上，依序积层形成有绝缘层51与半导体层31。导电层371、372、373、374垂直贯穿这些积层体而形成，在其等的周围形成有绝缘层371i、372i、373i、374i。绝缘层371i、372i、373i、374i分别包含绝缘层371i1～3、372i1～3、373i1～3、374i1～3。例如，绝缘层371i1以接触于导电层371的侧面(以下，也记为“外表面”)的方式设置。绝缘层371i2以相接于绝缘层371i1的外表面的一部分的方式设置。绝缘层371i3以相接于绝缘层371i2的外表面的一部分的方式设置。绝缘层371i、372i、373i、374i的一部分被切断，导电层371c、372c、373c、374c部分性地形成于此处。绝缘层371i、372i、373i、374i由二氧化硅形成，导电层371c、372c、373c、374c由高浓度掺杂有p(磷)或as(砷)的n+型多晶硅或w(钨)或tin(氮化钛)等金属及金属氮化物形成。导电层371c、372c、373c、374c由于为连接多个层的层，所以作为hu(接通)层发挥功能。

导电层371、372、373、374分别与导电层511、512、513、514连接，分别经由导电插塞521、522、523、524与位线bl1、bl2、bl3、bl4连接。如此一来，sgd1、sgd2及sgd3连接于位线接点cbl1。此外，sgd4、sgd5及sgd6连接于位线接点cbl2。此外，sgd7、sgd8及sgd9连接于位线接点cbl3。此外，sgd10、sgd11及sgd12连接于位线接点cbl4。

[存储胞区域、sgs区域、阶梯接触区域的构造]

接下来，使用图5对存储胞区域mca、sgs区域sgsa、及与选择栅极线sgs对应的阶梯接触区域scsa中的存储胞阵列18的平面构成的详细情况进行说明。

如图5所示，2个半导体层31共通连接于sgs区域sgsa的附近，在sgs区域中设置有贯通半导体层31的导电层45。导电层45作为接触插塞csl发挥功能。与图3相同，在图5的例中，半导体层31在与导电层45的连接区域中具有圆形的形状。另外，导电层45也可由与导电层371、372、373、374(位线接点cbl1～cbl4)相同的导电材料构成。

在sgs区域sgsa中，与绝缘层38相同，以包围半导体层31的侧面的方式设置有绝缘层46。绝缘层46作为选择晶体管st2的栅极绝缘膜发挥功能。另外，绝缘层46也可由与绝缘层38相同的绝缘材料构成。

绝缘层46的与半导体层31接触的侧面所对向的侧面与导电层47接触。导电层47作为选择栅极线sgs发挥功能。更具体而言，导电层47包含：第1部分，在y方向上延伸；及多个第2部分，在sgs区域中，一侧面接触于绝缘层46，且端部接触于导电层47的第1部分。另外，导电层47也可由与导电层39(选择栅极线sgd1～sgdk)相同的导电材料构成。

在sgs区域中，包含自存储胞区域至导电层45为止的半导体层31、绝缘层46、及导电层47的第2部分的区域作为选择晶体管st2发挥功能。更具体而言，导电层47的第2部分作为选择晶体管st2的栅极电极发挥功能，绝缘层46作为选择晶体管st2的栅极绝缘膜发挥功能，在半导体层31形成有选择晶体管st2的通道。

在阶梯接触区域中，设置有贯通导电层47的第1部分的导电层49及绝缘层44。导电层49作为接触插塞csgs发挥功能。导电层49与在z方向上积层的导电层47的第1部分的任一者电性连接。与对应于选择栅极线sgd的阶梯接触区域相同，以包围导电层49的方式设置有绝缘层41～43。另外，导电层49也可由与导电层40(接触插塞csgd)相同的导电材料构成。

另外，表示在sgs区域sgsa中针对每一个存储串对配置1个sgs的例，但此也可与sgd区域sgda相同，针对每一个存储串对配置多个(例如4个)sgs。该情况下，能够从两方端子进行对存储串对的写入或删除。

[实施方式的效果]

通过如以上般构成存储胞阵列，能够使区块尺寸变小。当将1对存储串msa及msb形成在半导体基板上时，其间距为4条位线的量的间距。即，可在1对存储串msa及msb的宽度收容4条位线bl1、bl2、bl3及bl4。根据上述实施方式，分别对应于位线bl1、bl2、bl3及bl4而设置有位线接点cbl1、cbl2、cbl3及cbl4，分别经由选择栅极st1连接于不同的层的存储串msa及msb的对。各个位线接点cbl1、cbl2、cbl3及cbl4连接于全层1/4的sgd。换言之，将sgd分组为4个，且将每4条bl扎成束来分别对应连接。

将比较例的vgnand示于图6及图7。在vgnand中，1条位线bl对应于沿z方向配置的多对存储串msa及msb。与此相对，本实施方式中多条(4条)位线对应于沿z方向配置的多对存储串msa及msb。其结果，能够使区块尺寸小至1/4而将区块数增加至4倍。如果将此通用化，则根据本实施方式，能够使n条位线对应于沿z方向配置的多对及多条存储串，使区块尺寸小至1/n而将区块数增加至n倍。其结果，根据本实施方式，具有存储器控制器的控制变得容易，可改善对区块内的非选择单元的干扰的效果。

以上，对本揭示的几个实施方式进行了说明，但这些实施方式是作为例提示的，并未意图限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，可在不脱离发明主旨的范围进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求的范围中所记载的发明及其均等的范围内。

[符号的说明]

mca存储胞区域

sgdasgd区域

scda阶梯区域

cbl1、cbl2、cbl3、cbl4位线接点

bl1、bl2、bl3、bl4位线

mca0、mca1、mcb0存储胞晶体管

mt存储器沟槽

31半导体层

33、35、39、40、371、372、373、374导电层

32、34、36、38、41、42、43、44绝缘层