专利名称：用于测试随机存取存储器的高速写方法
技术领域：
本发明涉及存储装置(动态随机存取存储器DRAM)，具体地说，涉及一种测试高密度存储装置时，能够进行高速写操作的速写方法。
随着存储装置的集成高增高，为构成不同的电路图层，需要作更严格的处理。存储装置中元件的故障率决定于生产环境中存在的杂质，例如灰尘或其他污物。因为随着集成度的提高，元件的故障率也增加了，所以近来把测试电路设置在存储电路内部。
即使随机存取存储器(RAM)测试在存储装置本身内部执行，仍然存在随着集成度的提高，用于测试所需时间增加的问题。也就是说在进行高速RAM测试的现有技术中，该测试是按照测试信号用位乘以位(×4、×8、×16)作为单元来执行的。在现有技术中，由测试信号通过输入/输出(I/O)线写入乘数位(×bits)，通过I/O线读出乘数位，由结果进行故障检测。因此，用于测试所需的时间将相等于集成度为乘数位所分的级数，即集成度越高，测试时间就越长。
在目的为减少测试时间的高速写方法中，因所有与一字线相连的存储单元的位线(B/L)同时连接到I/O线，所以当选择一条字线时，可以同时写入大量数据到存储单元。
然而即使只输入一个测试数据(1或0)，用这种高速写方法也不可能把相同的数据(1或0)在内部写入与根据存储单元位置选择的一条字线相连的所有存储单元，这是因为由于DRAM结构上的原因在整个存储装置中，与读写电路相连的一对位线中B/L和B/L位线的排列并不一致。而在存储器的某些区域中B/L和B/L位线是以B/L-B/L的顺序排列的，而在存储器装置的另一些区域中则是以B/L-B/L的顺序排列的，尽管在存储装置中这两种不同的排列是有规则地重复的。因此，一条字线与一些B/L位线相连的同时，它也与一些B/L位线相连。
本发明的目的是提供一种改进的用于测试RAM的高速写方法，用这种方法在高速RAM测试中，可以把相同的数据在内部写入与一条被选字线相连的所有存储单元。利用根据本发明的这种测试方法，当把测试数据加到测试RAM时，能够把相同的数据在内部和在外部写入存储单元。
为了达到上述目的，本发明的特征在于一种用于测试由第一存储区和第二存储区组成的整个存储单元阵列中，一对位线中B/L位线和B/L位线的相对位置是一致的(B/L-B/L)RAM的改进的高速写方法，在存储装置(RAM)中包括用于把行地址信号传送到存储单元阵列的传送装置，上述传送装置包括行地址缓冲器和行译码器;用于将欲写入数据送进存储单元阵列中存储单元的数据供给装置，上述数据供给装置具有I/O驱动器和数据供给电路;具有多个第一存储区和多个第二存储区的存储单元阵列，上述多个存储区中的每一个都包括其读写电路和存储单元;以及用于把上述第一存储区和上述第二存储区与上述数据供给装置相连的多个门电路装置，上述门电路装置被连接在输入输出线和位线之间。
通过以下结合附图对最佳实施例的说明，可以清楚地看出本发明的上述及其它目的、特征和优点。
图1是现有技术用于测试RAM的高速写电路的电路图。
图2是根据本发明用于测试RAM的高速写电路的电路图。
下面将根据附图详细说明本发明。
图1是通常用于测试RAM的高速写电路的电路图。如图1中所示，用于传送行地址信号的传送装置包括行地址缓冲器6和行译码器5;用于供给要写入存储单元的数据的数据供给装置包括数据供给电路8′和两个I/O驱动器9和10。在存储单元阵列中形成多个存储区域，例如第一存储区1和第二存储区2，上述多个存储区中的每一个都包括把上述存储区与I/O和I/O输入/输出线相连的门电路装置，上述门电路装置包括金属氧化物半导体(MOS)晶体管MC1、MC2……。上述MOS晶体管MC1、MC2……受列选信号CL1、CL2……控制，并通过I/O总线4连接到上述数据供给装置的I/O驱动器9和10。如图1中所示，在存储单元阵列的第一存储区1和第二存储区2中，B/L和B/L位线在某些地方是以B/L-B/L的顺序排列的，而在另一些地方则是以B/L-B/L的顺序排列的。在图1所示的结构中，当来自系统控制器7的行地址信号通过地址缓冲器6加到行译码器5时，该行地址信号就被加到所选字线((W0、W1……)，以选择相应的存储单元。响应来自系统控制器7的信号，数据写操作把数据写入存储单元，数据供给电路通过I/O驱动器9和将数据(1或0)送到输入/输出线I/O和I/O上。输入/输出线I/O和I/O总是传送相反的两种数据。然后根据列选信号CL1、CL2……，位线B/L和B/L连接到输入/输出线I/O和I/O，从而将测试数据写入存储单元。
这时位线B/L与输入/输出线I/O相连，位线B/L与输入/输出线I/O相连，以便把由输入/输出线传送的数据写入与该被选字线相连的存储单元。然而如在第一存储区1和第二存储区2中所示，一条字线(例如W0)通过不同的存单元被连接到两种位线(B/L和B/L)。这就是说，当一条字线被选择时，数据“1”被写入与该字线和位线B/L相连的存储单元，而数据“0”则被写入与同一条字线和位线B/L相连的存储单元。
例如当字线W0被选择时，由输入/输出线I/O供给的数据“1”被写入存储单元S1和S5，但是由输入/输出线I/O供给的数据“0”被写入存储单元S9和S13，因为后两个存储单元被连接到位线B/L。因此在高速写测试时，即使从数据供给电路原来仅供给了一种数据，结果却是某些存储单元存储“1”而另一些存储单元存储“0”。因此用这种方法只是从“外部的”观点来看数据写是相同的。
当然，在高速写操作时，是通过把所有H电平信号的列选信号CL1，CL2……驱动到高电平来把所有位线与其相应的输入/输出线相连，从而将数据写入与一条字线相连的所有存储单元的。
图2是根据本发明用于高速写测试的电路图。第一存储区1和第二储区2具有标准DRAM的结构，并显示为同一设计布局。换句话说，第一存储区1具有与第二存储区2相同的结构，两者都具有多个存储单元。
在第一存储区域1中，包括一MOS晶体管M1和一电容器C1的存储单元S1被连接到位线B/L和字线W0，另一个存储单元S2被连接到位线B/L和下一条字线W1。存储单元S3被连接到位线B/L和字线W2，存储单元S4被连接到位线B/L和字线W3。
在两条位线B/L和B/L之间有一个读放电路(S/A1)，用于读出和放大这两条线之间的电压差;在位线B/L和B/L上分别有MOS晶体管MC1和MC2，用于把两条位线中的每一条与I/O总线4中的相应输入/输出线I/O和I/O相连。
虽然图2仅示出了第一存储储区和第二存储区，但是根据所需的存储容量可以有多个存储区域。特别是在第一存储区1和第二存储区2中，成对的位线B/L和B/L以一致的顺序B/L-B/L-B/L-B/L……排列。用于控制存储区存储单元的数据输入/输出的系统控制器7连接到行地址缓冲器6和用于控制要写的数据的数据控制器8，上述行地址缓冲器6通过行译码器5再连接到第一存储区1和第二存储区2中的字线W0、W1、W2……。另外通过I/O驱动器9和10，把数据控制器8连接到I/O总线4，以便在输入/输出线I/O和I/O上供给数据。
用于传送行地址信号的传送装置包括行地址缓冲器6和行译码器5，用于供给要写入存储单元的数据的数据供给装置包括数据控制器8和I/O驱动器9和10。存储单元阵列包括多个第一存储区1和多个第二存储区2。每一个存储区都包括用于把上述存储区连接到输入/输出线I/O和I/O的门电路装置。如图2中所示，门电路装置由MOS晶体管MC1、MC2……组成，这些MOS晶体管由列选信号CL1、CL2……控制。这些MOS晶体管MC1、MC2……通过I/O总线4连接到数据供给装置的I/O驱动器9和10。特别是两条位线B/L和B/L的相对位置不再一致。反之，在整个存储单元阵列中，成对的两条位线B/L和B/L的相对位置总是一致的，即在整个存储单元阵列中位线B/L和B/L以固定的方式交替。这就意味着只有一种位线(B/L或B/L)连接到一条字线。
首先，写和读操作的原理与标准DRAM的原理相同。在本说明书中将按照用第一存储区举例说明写和读操作。当响应列选信号CL1，MOS晶体管MC1和MC2导通时，左边那组输入/输出线I/O和I/O被选择，因此上述输入/输出线I/O和I/O通过位线B/L和B/L连接到读放电路S/A1。如果要把数据写入存储单元S1，通过选列信号CL1，使MOS晶体管MC1导通，以便使输入/输出线I/O上的状态信号加到位线B/L。
通过被选字线W0上的高电平信号使MOS晶体管M1导通，通过位线B/L上的状态信号对电容器C1充电。当要从存储单元S1读数据时，首先通过把字线W0驱动则高电平使MOS晶体管M1导通。存储在电容器C1的电荷向位线B/L放电，通过读放电路读出和放大位线B/L的状态信号。通过由选列信号选择的MOS晶体管MC1，该被放大的信号输出到输入/输出线I/O。尽管仅举例叙述了与读放电路S/A1相连的存储单元S1，然而上述的写和读操作时对于所有其它的存储单元S2、S3……都是相同的。
下面接着将要说明在高速写操作时把数据写入RAM的过程。在写操作中，系统控制器7通过行地址缓冲器6供给要被测试的存储单元的行地址信号，通过行译码器5选择信号，以便选择与要被测试的存储单元相应的字线。如果根据行地址信号选择字线W0，所有列选信号CL1、CL2……都变成高电平，并加到MOS晶体管门电路，以便使位线B/L和B/L与I/O总线的输入/输出线I/O和I/O相连，数据就可以写入所有与字线W0相连的存储单元S1、S5、S9……。如果要写数据“1”，数据控制器8控制I/O驱动器9和10，使数据“1”在输入/输出线I/O上传送，因此数据“1”就写入由字线W0选择的存储单元S1、S5、S9……。如果根据另一个行址信号选择了第一存储区1和第二存储区2中的字线W2，通过位线B/L把数据“1”写入与字线W2相连的存储单元S7、S11、S15……。在这种情况时输入/输出线I/O传送数据“0”。数据控制器8接收从行地址缓冲器6输出的行地址信号。如果选择在存储单元仅与位线B/L相连的字线W2、W3、W6、W7……，数据控制器8识别出这一次是位线B/L被连接，就控制I/O驱动器9和10，使数据“1”加到输入/输出线I/O。因此可以“在内部”把相同的数据(“1”或“0”)写入存储单元。
当要写入在外部是相同的数据“1”或“0”时，除了在行地址缓冲器中选择字线W2、W3、W6、W7……时，取消控制数据控制器8的例行程序之外，其余的操作与上述操作相同。因此输入/输出线I/O和I/O传送通过I/O驱动器9和10从数据控制器输出的两种相反的数据，当把数据“1”写入由字线W0和W1选择的存储单元时，就把数据“0”写入由字线W2和W3选择的存储单元，以便使写数据仅从外部的观点来看是相同的。
如上所述，根据本发明，能够把相同的数据写入与一条被选字线相连的所有存储单元，这是因为与该字线相连的存储单元的位线或者仅由位线B/L组成，或者仅由位线B/L组成，没有两种不同的位线连接到同一条字线的情况。
此外，具有一个通过行地址信号控制的数据控制器，用于形成存储单元的数据模式，以便使要存储的数据可以在输入/输出线上传磅。因此，在高速写操作时，能够把仅仅一种数据(0或1)写入存储单元阵列中的所有存储单元，或者是在外部即可以从所有存储单元读出仅一种数据;或者是在内部，即所有存储单元都可以被充电，或都不被充电。
如上所述，外部地或内部地把一种数据(1或0)写入所有存储单元，能够减少用于测试所需的时间。因此，如果把本发明用于视频RAM，就能够在短的测试时间内处理所有存储单元。
本发明决不仅限于上述的实施例。对于所属领域的技术人员来说，参考本发明的说明书，上述实施例的各种改进方案和本发明的其它实施方案就是显而易见的。因此在考虑提交的权利要求，将复盖任何这种落入本发明真正保护范围之内的对实施例的改进方案。
权利要求
1.一种用于在随机存取存储器装置中测试随机存取存储器的高速写方法，该随机存取存储器装置包括用于把行地址信号传送到存储单元阵列的传送装置，上述传送装置包括行地址缓冲器和译码器；用于供给要写入存储单元阵列中每一个存储单元的数据的数据供给装置，上述数据供给装置具有输入/输出驱动器和数据供给部件；具有多个如第一存储区和第二存储区的存储单元阵列，上述多个存储区中的每一个都包括读放电路和存储单元；以及用于把存储单元阵列的第一和第二存储区与数据供给装置相连的门电路装置，上述门电路被连接在位线(B/L和B/L)和输入/输出线(I/O或I/O之间，该方法包括以交替方式排列位线对(B/L和B/L)，在整个存储单元阵列的第一和第二存储区中，位线对(B/L和B/L)的相对位置总是相同的。
2.根据权利要求1的用于测试随机存取存储器的高速写方法，其中形成供给数据块的数据供给装置包括由行地址缓冲器控制的数据控制器，来自行地址缓冲器的多个行地址信号中的一个信号供给到输入/输出驱动器，并作为控制信号将一种数据模式供给到存储单元。
全文摘要
本发明公开了一种在存储装置(DRAM)中改进的高速写测试方法，通过该方法能够在内部或在外部把相同的数据写入存储装置的存储单元阵列的所有存储单元。位线的排列方式是，在整个存储单元阵列中位线B/L和B/L是交替的，以便使一条字线仅与一种位线(B/L或B/L)相连，由数据控制器构成的数据供给电路根据与被选字线相连的位线种类控制输入/输出驱动器。
文档编号G11C29/00GK1052209SQ90104919
公开日1991年6月12日 申请日期1990年6月20日 优先权日1989年11月18日
发明者崔勛, 徐东一 申请人:三星电子株式会社