专利名称：具有冗余电路的半导体存储装置的制作方法
技术领域：
本发明涉及一种配备有冗余电路的半导体存储装置，更具体地讲，是涉及一种具有提高的利用冗余位线对有缺陷位线的补救效率的半导体存储装置。
近些年来，伴随着更小几何尺寸、高度集成和大容量半导体存储装置的发展，要获得绝对没有缺陷的完美产品变得极为困难。也就是说，几乎所有生产的半导体存储装置都包含有缺陷的存储单元，有缺陷的字线，或有缺陷的位线。为了使包括这些缺陷的半导体存储装置成为可接受的产品，一般的方法是给半导体存储装置提供一冗余电路。
冗余电路是用于当存在一有缺陷字线或位线时禁止使用该有缺陷字或位线，并用一冗余字或位线替代该有缺陷字或位线。如上所述，通过设计可以用一冗余字线或冗余位线替代一有缺陷字线或有缺陷位线的电路结构，可以制造出仿佛绝对没有缺陷的半导体存储装置。因此，冗余电路对于提高半导体存储装置的生产率有重大的意义。
为了补救尽可能多的有缺陷字线或有缺陷位线，最有效的方法是在实际可能的情况下结合尽可能多的冗余字线或冗余位线。但是，从除非在制造的半导体存储装置中存在缺陷，否则冗余电路是无用的，因为冗余电路是一种多余的电路，因此并不提倡在半导体存储装置中提供大规模的冗余电路。为此原因，最好是用最小数量的冗余字线或冗余位线补救尽可能多的有缺陷字线或有缺陷位线。
出于这些考虑，提出了各种提高利用冗余电路对有缺陷字线或有缺陷位线的补救效率的方法。例如，可以举出在USP5,349,556，USP5,355,339，USP5,359,560和USP5,414,660中公开的方法。在这些专利中公开的方法是所谓的行适应冗余方法(row flexible redundancy method)。行适应冗余方法是一种有效补救字线缺陷的技术，其具有一个冗余字线覆盖的替代范围大的特征。
然而，根据行适应冗余方法，虽然可以提高对于有缺陷字线的补救效率，但没有改变对位线的补救效率。因此，需要一种也可以提高对于有缺陷位线的补救效率的方法。
本发明的一个目的是提供一种配备具有高的补救效率的冗余电路的半导体存储装置。
本发明的另一个目的是提供一种可以利用较少数量的冗余位线补救有缺陷位线的半导体存储装置。
本发明又一个目的是提供一种可以在最小增加芯片面积同时补救较多数量的有缺陷位线的半导体存储装置。
本发明的再一个目的是提供一种在利用行适应冗余电路的同时配备有一可以提高对有缺陷位线的补救效率的冗余电路的半导体存储装置。
根据本发明的半导体存储装置包括多个列选择线，至少一个冗余列选择线，一个响应列地址从多个列选择线中启动一个列选择线的列译码器，一个当提供了一个有关有缺陷列选择线的列地址时产生一检测信号的第一电路，和一个接收行地址的至少一部分并启动冗余列选择线以响应行地址的至少一部分以及检测信号的第二电路。利用这种安排，当在一个位线中产生缺陷时，可以利用一单一冗余列选择线，通过仅仅替换这些位线的一部分而补救较大数量的有缺陷位线，而不是替换包括在有缺陷位线所属列选择线中的许多位线的全部。
从以下结合附图的说明中，可以对本发明的上述和其它目的，优点及特征有更为清楚的了解，其中
图1是显示一个具有分割的位线的半导体存储装置100的方框图，它是本发明的一个目的；图2是显示根据本发明的第一实施例的半导体存储装置200的方框图；图3是显示图2中列冗余译码器216的一部分的电路图；图4示出了图3中所示的熔断丝组302和304；图5是显示半导体存储装置200进行的位线替换定时的定时图；图6是显示根据本发明的第二实施例的半导体存储装置600的方框图7是显示根据本发明的第三实施例的半导体存储装置700的方框图；图8是图7中的一个控制电路750的电路图；图9是显示图7中的一个列冗余译码器716的一部分的电路图；和图10是显示根据半导体存储装置700的位线替换定时的定时图。
首先，参考图1，在对本发明的半导体存储装置详细说明之前，对本发明的申请目的的半导体存储装置100进行说明。
图1中所示半导体存储装置100是一个带有分割的位线的半导体存储装置。半导体存储装置100的单元阵列区包括一个正规单元阵列区102和一个冗余单元阵列区104。
向一个行译码器106和一个行冗余译码器112提供一X地址(行地址)，并向一个列译码器108和一个列冗余译码器116提供一Y地址(列地址)。当接收到X地址时，行译码器106从多个字线中启动对应于该X地址的一个字线。在图1中，为了方便仅标出了字线118和120。另一方面，当接收到一Y地址时，列译码器108从多个列选择线中启动一对应于该Y地址的列选择线。为方便起见，在图1中仅指出了列选择线122。
多个存储单元MC连接于字线118和120中的每一个，并且各存储单元MC连接于读出放大器124，126，等等。
在这里应当注意，列选择线122启动124，126等多个读出放大器。也就是说，在同一个列中，一个位线被分割成多个部分，并且列译码器108响应Y地址选择所有连接于多个被分割的位线的读出放大器。尽管为了方便，在图1中只指出了两个位线，但可以设定被分割位线的实际数量是16。换句话说，当响应Y地址而启动列选择线122时，同时选择了16个读出放大器。但是，最终从16个所选读出放大器中只有对应于一个被启动字线的数据被选出，并被读出。
行冗余译码器112检测对应于一有缺陷字线的X地址的供给。行冗余译码器112包括多个熔断丝元件，并根据这些熔断丝是否被熔断存储对应于一有缺陷字线的X地址。也就是说，当供给对应于一有缺陷字线的X地址时，行冗余译码器112向行译码器106提供一个禁止信号，关断行译码器106，并启动一个冗余字线驱动器110，以启动一特定冗余字线128。以这种方式，该有缺陷字线被冗余字线128替换。
另一方面，列冗余译码器116检测对应于一有缺陷位线的Y地址。列冗余译码器116也包括多个熔断丝元件，和根据这些熔断丝是否被熔断存储对应于一有缺陷位线的Y地址。换言之，当提供对应于该有缺陷位线的Y地址时，译码器116通过向列译码器108发送一个禁止信号134关断列译码器108，并且启动冗余列选择驱动器114，以便启动一特定冗余列选择线130。用这种方式，该有缺陷位线被一对应于该冗余列选择线130的冗余位线(未示出)替换。
但是，这样的半导体存储装置100具有以下的问题。即，如果一个位线是有缺陷的，那么不仅该有缺陷位线，而且共享该列选择线的其它位线也要被冗余位线替换。更具体地讲，在一位线中，例如在对应于读出放大器124的位线中，存在缺陷的结果是，由同一列选择线122选择全部16个位线都被关断，并为用冗余位线替换全部16个位线。因此，少量的位线缺陷将耗费许多冗余位线。实际上，这将导致有缺陷位线补救效率降低的问题。
在下面将对每个实施例的半导体存储装置，说明解决了上述的问题，以取得高的补救效率。
如图2中所示，根据本发明第一实施例的半导体存储装置200具有列冗余译码器216不仅接收Y地址，而且还接收X地址的一部分的特征。其余部分基本上与图1所示的半导体存储装置的相同。
也就是说，图2中所示的半导体存储装置200是一个具有分割位线的半导体存储装置，并且单元阵列区是由一个正规单元阵列区202和一个冗余单元阵列区204构成的。
除了向行译码器206和行冗余译码器212提供-X地址外，还向列冗余译码器216提供显示该X地址的最有效位的逻辑电平的XA0和XA1。如上所述，XA0和XA1是显示X地址的最有效位的逻辑电平的信号，其中当X地址的最有效位是0时，XA0是“1”，XA1是“0”，相反，当X地址的最有效位是1时，则XA0是“0”，XA1是“1”。简言之，XA0和XA1是互补信号。
另一方面，向列译码器208和列冗余译码器216提供一Y地址。
当接收到X地址时，行译码器206从多个字线中启动一对应于X地址的字线。在如2中，为了方便，仅标出了字线218和字线220。另一方面，当接收到Y地址时，列译码器208从多个列选择线中启动一对应于该Y地址的列选择线。在图2中，为了方便，仅标出了列选择线222和290。
字线218，220等中的每一个连接到一存储单元MC，并且每个存储单元MC连接于读出放大器224，226等中对应的一个。
在图2所示的半导体存储装置200中，向以前一样，列选择线222启动读出放大器224，226等多个读出放大器。即，与半导体存储装置100相似，一个位线被分割为在同一列中的多个部分，并且列译码器208响应Y地址选择连接于多个分割位线的所有读出放大器。尽管在图2中为了方便仅标出了两个位线，像以前一样，设定一个位线实际上被分割成16部分。即，当响应Y地址而启动列选择线222，290或其它列选择线时，同时选择了16个读出放大器。最终从16个读出放大器中只有对应于被启动的字线的数据被选出，并被读出。
行冗余译码器212检测对应于一有缺陷字线的X地址的供给。行冗余译码器212包含多个熔断丝元件，并根据这些熔断丝是否被熔断而存储对应于有缺陷字线的X地址。一般使用多晶硅作为这些熔断丝，但本发明并不限于这种选择，而是允许使用任何种类的材料的熔断丝。此外，尽管一般利用激光照射作为熔断丝熔断的方法，本发明并不限于这种情况，而是允许使用任何类型熔断方法。例如，可以在熔断丝中通过大电流熔断熔断丝。
当接收到对应于一有缺陷字线的X地址时，行冗余译码器212通过向行译码器206发送一禁止信号关断行译码器206，并启动一冗余字线驱动器210，以便启动一特定冗余字线228。结果，该有缺陷字线被冗余字线228替换。因此，在从外部观察时，仿佛并不存在缺陷。
与此同时，列冗余译码器216检测到提供了对应于一有缺陷位线的Y地址。参考图3，说明列冗余译码器216的专用电路图和操作。
图3示出了列冗余译码器216的专用电路构造，但它并没有示出包括在列冗余译码器216中的全部电路部分。即，图3中所示的列冗余译码器216′仅仅是对应于列冗余译码器216的一冗余列选择线YRED的电路部分。因此，在译码器216中，实际存在着如同冗余列选择线YRED数量一样多的列冗余译码器216′。例如，如果有8个冗余列选择线YRED，那么需要8个列冗余译码器216′，和如果存在16个冗余列选择线YRED，那么需要16个列冗余译码器216′。
如图3中所示，列冗余译码器216′中包括两个熔断丝组302和304，并把Y地址共同地提供给这些熔断丝组302和304。图4示出了这些熔断丝组302和304的专用电路构造。如图4中所示，在熔断丝组302和304中包括多个熔断丝402，并且通过在这些熔断丝402中为该有缺陷位线的Y地址编程而存储一有缺陷位线的Y地址。也就是说，当向其中有缺陷位线的Y地址被编程的熔断丝组302和304提供一有缺陷位线的Y地址时，导线404变为接地电位，并且匹配信号306和308成为高电平(启动电平)。与此相反，当向熔断丝组302和304提供一不同于有缺陷位线的Y地址的地址时，导线404保持在电位Vcc，并且匹配信号306和308保持在低电平(关断电平)。
熔断丝402使用的材料和熔断方法不受限制的情况与行冗余译码器212相同。
如图3中所示，列冗余译码器216′还包括两个传输门310和312。当XA0在高电平时，传输门310作为YRED输出匹配信号306，并当XA1在该电平时，传输门312作为YRED输出匹配信号308。如上所述，XA0和XA1是显示X地址的最有效位的逻辑电平的互余信号，因此传输门310或312中的一个必须在导通状态，而另一个在关断状态。
尽管在图3中没有明确地指出，当一YRED变为高电平(启动电平)时，禁止信号234变为启动电平，并禁止列译码器208操作。
接下来说明半导体存储装置200中的有缺陷位线的替换操作。
以下把对应于读出放大器224的一个位线是有缺陷的情况作为一个实例加以说明。在这种情况下，对应于列选择线222的位线是有缺陷的，因此对应于列选择线222的Y地址在列冗余译码器216中被编程。此刻重要的是要在列冗余译码器216内的熔断丝组302中对这个Y地址编程。
以这种方式编程之后，在存取对应于有缺陷位线的存储单元MC时，熔断丝组302通过检测Y信号的匹配使匹配信号306变成高电平。此外，由于有缺陷位线属于X地址的最有效位是0的单元阵列区，因此XA0是“1”，并且传输门310成为导通状态。因此，YRED变为启动电平，并对应于此，冗余列选择线驱动器214启动特定冗余列选择线230。另一方面，禁止信号234禁止列译码器208的操作。
结果，有缺陷位线被属于冗余列选择线的一个冗余位线替换。
另一方面，当在对应于列选择线222的其它位线中，对一个连接到一个属于X地址的最有效位是“1”的单元阵列区的位线的存储单元MC进行存取时，不进行对该位线的替换。其原因是，尽管作为Y地址匹配的结果熔断丝组302启动了匹配信号306，在这种情况下传输门310被关断，并且YRED没有被启动。YRED没有启动的结果是，禁止信号234也没有被启动，并且列译码器208进行正常操作。
在这种连接中，应当注意上述事实意味着在对应于列选择线222的所有位线中仅有一半的位线，也就是说，只有那些属于X地址的最有效位是“1”的单元阵列区的位线被替换为冗余位线。
在这里，将说明另一个位线，例如，在属于列选择线290的位线中属于X地址的最有效位是“1”的单元阵列区的一个位线是有缺陷的情况。在这种情况下，由于对应于列选择线290的一个位线是有缺陷的，对应于列选择线290的Y地址在列冗余译码器216中被编程。此刻重要的是，要在列冗余译码器216内的熔断丝组304中对这个Y地址编程。
如上述编程之后，当存取对应于有缺陷位线的存储单元时，熔断丝组304通过检测Y地址的匹配把匹配信号308变为高电平。由于如上所述该有缺陷位线属于X地址的最有效位是“1”的单元阵列区，因而XA1是“1”，使得传输门312被导通。结果，TRED被启动，并且响应于此，冗余列选择线驱动器214启动特定的冗余列选择线234。另一方面，禁止信号234禁止列译码器208的操作。
与上述情况相反，当一连接到对应于列选择线290的其它位线中的一个属于X地址的最有效位是0的单元阵列区的位线的存储单元被存取时，不发生对该位线的替换。其原因是，尽管由于Y地址的匹配熔断丝组304启动了匹配信号308，在这种情况中传输门312是关断的，因此YRED没有被启动。由于未启动YRED，因而也没有启动禁止信号234，列译码器208执行正常操作。
应当注意，这意味着在对应于列选择线290的位线中仅有一半的位线，也就是说，属于X地址的最有效位是“1”的单元阵列区的位线可以被替换到冗余位线这样一个事实。
通过考查图5中所示的定时图，可以更为清楚地理解上述的操作。从图5可以看到，只有在XA0是有效的时间周期中才产生匹配信号306，而只有在XA1是有效的时间周期中才产生匹配信号308。
换言之，单一冗余列选择线230的一半替换列选择线222的一半，并且同一冗余列选择线230的其余一半替换替换列选择线290的一半。以这种方式，响应有缺陷位线所属的X地址，通过仅替换包括一有缺陷位线的列选择线的一半，而不是全部，可以把两个具有相互不同的列选择线的位线缺陷替换到一单一冗余列选择线装置。结果，可以倍增有缺陷位线的补救效率。
更详细地讲，当在半导体存储装置200中设置在数量上等于包括在半导体存储装置100中的冗余列选择线的冗余列选择线时，可以补救两倍于半导体存储装置100所能补救的有缺陷位线。因此，只要增大极小的芯片面积就可以提高补救效率。此外，即使在半导体存储装置200中设置半导体存储装置100所包含一半数量的冗余列选择线，就可以补救像半导体存储装置100所能补救的同样数量的有缺陷位线。因此，可以减小芯片的面积而不损害补救效率。
在半导体存储装置200中，利用X地址的最有效位灵活地替换有缺陷位线。但是，本发明并不限于这种选择，例如，可以利用X地址的最高阶两位灵活地替换一有缺陷位线。此外，可以利用X地址的最高阶三位替换有缺陷位线。在通过利用X地址的最高阶两位进行有缺陷位线的替换时，有缺陷位线的补救效率将提高四倍，在使用X地址的最高阶三位时，有缺陷位线的补救效率将提高八倍。但是，当使用X地址的最高阶两位时，包括在列冗余译码器216′中的熔断丝组的数量必须是4个，并且当使用X地址的最高阶三位时，包括在列冗余译码器216′中的熔断丝组的数量必须等于8。因此，在没有可用的多余空间来安排熔断丝组时，不允许无限制地增加熔断丝组的数量，尽管在有足够的备用空间时这样做不会造成问题。使用X地址的最高阶位的数量最终应取决于安排熔断丝组的可用备用空间与产生有缺陷位线的预期数量之间的权衡。
如上所述，外围电路区所需的面积随使用的X地址的位数而增加。但是，外围电路区一般具有比单元阵列区更大的空间余量，因此像在半导体存储装置200中那样使用X地址的最有效位时，芯片面积的增加极小。
接下来参考图6，说明根据本发明的第二实施例的半导体存储装置600。
如图6中所示，根据本发明的第二实施例的半导体存储装置600中，单元阵列区被再划分为两个部分，并且在两个单元阵列区之间夹持的区域中设置有一个列译码器608和一个冗余列选择线驱动器614。这两个单元阵列区的每一个具有其本身的冗余单元阵列区。也就是说，上单元阵列区是由一个常规单元阵列区602和一个冗余单元阵列区604构成的，下单元阵列区是由一个常规单元阵列区636和一个冗余单元阵列区638构成的。
在这两个单元阵列区中，对应于上单元阵列区设置了一个行译码器606和一个行冗余译码器612，以及对应于下单元阵列区设置了一个行译码器640和一个行冗余译码器646。向X侧的这些译码器共同提供一个不包括X地址的最有效位的地址(X′地址)，向行译码器606和行冗余译码器612提供指示X地址的最有效位的XA0，并向行译码器640和行冗余译码器646提供指示X地址的最有效位的XA1。
当XA0是“1”时，行译码器606被启动，并响应X′地址从多个字线中启动一对应于X′地址的字线。在图6中，为了方便仅在上单元阵列区中标出了字线618。另一方面，当XA1是“1”时行译码器640被启动，并响应X′地址从多个字线中启动一对应于X′地址的字线。在图6中为了方便仅在下单元阵列区中标出了字线620。
在接收到一Y地址时，列译码器608从多个列选择线中启动一对应于Y地址的列选择线。在图6中，为方便起见，仅列出列选择线622和690。
大量的存储单元MC连接于每个字线618，620等等，并且各存储单元MC连接到读出放大器624，626等等。
在图6所示的半导体存储装置600中，单一的列选择线622也能启动多个读出放大器624，626等等。换言之，与半导体存储装置100和200相似，在同一列中，位线被分割为多个部分，列译码器608响应Y地址选择连接于多个被分割位线的全部读出放大器。尽管为了方便在图6中仅标出了两个位线，但设定一个位线被分割成16个部分。即，当响应Y地址而启动列选择线622或690时，同时选择了16个读出放大器。在16个被选择的读出放大器中，最终只有对应于被启动字线的数据被选出，和读出。在半导体存储装置600中，单元阵列区被划分为两个部分，因此一个列选择线在选择包含在上单元阵列区中的八个读出放大器的同时选择包含在下单元阵列区中的八个读出放大器。
行冗余译码器612和646的操作与行冗余译码器212的相同。也就是说，当提供一个对应于一有缺陷字线的X地址时，译码器612和646通过分别向行译码器606和640发送禁止信号632和648而关断行译码器606和640，并启动冗余字线驱动器610和642，以便启动特定的冗余字线628和644。以这种方式，有缺陷字线被替换为冗余字线628。因此，从外面看时似乎字线中不存在缺陷。
在半导体存储装置600中，采用了行适应冗余方法。即，当包括在常规单元阵列区602中的字线618是有缺陷的时候，用于替换的冗余字线不限于包括在冗余单元阵列区604中的冗余字线628，而可以是包括在冗余单元阵列区638中的冗余字线644。结果，可以提高有缺陷字线的补救效率。如上所述，用于实现行适应冗余方法的专用结构是已知的，因此在图6中没有详细地示出。此外，可以用任何类型的电路构造来实现行适应冗余方法。
另外，列冗余译码器616具有与第一实施例中所描述的列冗余译码器216相同的电路构造。
在本实施例的半导体存储装置600中，有缺陷位线的补救效率可以像第一实施例的半导体存储装置200的情况一样得到提高。
也就是说，当对应于读出放大器624的位线是有缺陷时，例如，这意味着对应于列选择线622的位线是有缺陷的，因此在列冗余译码器616中为对应于列选择线622的Y地址编程。在这种情况下，如同在第一实施例中一样，在列冗余译码器616内的熔断丝组302中对Y地址编程。
此外，当属于列选择线690中的另一个位线，例如，属于下单元阵列区的一个位线，是有缺陷的时候，在列冗余译码器616中为对应于列选择线690的Y地址编程。在这种情况下，如同第一实施例中一样，在列冗余译码器616的熔断丝组304中对Y地址编程。
这种编程后的替换操作与在第一实施例中用于半导体存储装置200的相同。也就是说，当存取一个对应于读出放大器624的存储单元MC时，YRED被启动，并响应于此，冗余列选择驱动器614启动特定的冗余列选择线630。另一方面，当存取一连接于对应于列选择线622的其它位线中的一个属于下单元阵列区的位线的存储单元MC时，不发生位线的替换。此外，当存取一对应于在下单元阵列区中的列选择线690的存储单元MC时，YRED被启动，并响应于此，冗余列选择线驱动器614启动特定的冗余列选择线630。另一方面，当存取一连接于对应于列选择线690的其它位线中的一个属于下单元阵列区的位线的存储单元MC时，不发生位线的替换。
从上面的说明中也应当清楚，在使用行适应冗余方法的本实施例中，一个列选择线同时替换两个列选择线。也就是说，通过响应有缺陷位线所属的X地址替换列选择线的一半，而不是替换包含一有缺陷位线的全部列选择线，使两个具有相互不同列选择线的位线被一个冗余列选择线装置替换。因而使有缺陷位线的补救效率倍增。
由于在行侧采用了适应冗余方法，并且也提高了列侧的补救效率，本实施例具有有缺陷位线的补救效率和有缺陷字线补救效率都高的特点。
尽管根据本实施例的半导体存储装置600可以实现列侧以及行侧的极高补救效率，但本实施例有一个限制。这个限制是，在凭借行适应冗余方法利用一属于不同于有缺陷字线的单元阵列区的单元阵列区的冗余字线进行有缺陷字线替换时，不能补救与该冗余字线相交的位线中的缺陷。
为更详细地说明这种情况，考虑包含在上单元阵列区中的字线618的缺陷被包含在下单元阵列区中的冗余字线644替换这样的情况。在这种场合，当从外侧装置提供对应于该有缺陷字线618的X地址时，从外侧装置看它绝对像选择了一个包含在上单元阵列区中的字线，尽管事实上是选择了包含在下单元阵列区中的冗余字线644。也就是说，尽管实际上选择了下单元阵列区，XA0仍保持为“1”。
如上所述，此时使得列冗余译码器616能够高效率地补救有缺陷位线的原因是由于这样的事实，即通过参考有缺陷位线是属于XA0是“1”的单元阵列区还是属于XA1是“1”的单元阵列区，使得单独一个冗余列选择线能够替换两个列选择线。因此，XA0，XA1与实际存取的单元阵列区必须相互匹配。
但是，当利用行适应方法进行以一个包含在不同单元阵列区中的冗余字线的替换，并且一个与该冗余字线相交的位线是有缺陷的时候，XA0，XA1与实际存取的单元阵列并不相互匹配，因此它不能补救该有缺陷位线。但是，这种情况非常罕见，因此它几乎不会造成任何问题。
根据本发明第三实施例的半导体存储装置700甚至解决了这样一种敏感的问题。以下将说明图7中所示的半导体存储装置700。
根据本发明第三实施例的半导体存储装置700的构造与半导体存储装置600基本相同，只是增加了一个控制电路750。
与半导体存储装置600相类似，半导体存储装置700具有由一个上区和一个下区构成的两个单元阵列区，并且这两个单元阵列区中的每个都有其自身的单元阵列区。但是，在半导体存储装置700中，这两个单元阵列区并不像半导体存储装置600中作的那样被物理地分割开。因此，在半导体存储装置700中，这两个单元阵列区仅仅是表示X地址的最有效位是“0”的区域，和X地址的最有效位是“1”的区域。
在两个单元阵列区中，上单元阵列区设置有一个行译码器706和一个行冗余译码器712，下单元阵列区设置有一个行译码器740和一个行冗余译码器746。将一个排除了一X地址的最有效位而获得的地址(X′地址)同时提供给这些X侧的译码器。此外，把显示X地址的最有效位的XA0供给行译码器706和行冗余译码器712，并将显示X地址最有效位的XA1提供给行译码器740和行冗余译码器746。
当XA0是“1”时，行译码器706被启动，并响应X′地址从多个字线中启动对应于X′地址的一个字线。在图7中，为了方便仅在上单元阵列区中标出了一个字线718。另一方面，当XA1是“1”时，行译码器740被启动，并响应X′地址从多个字线从启动对应于X′地址的一个字线。在图7中，为了方便仅在下单元阵列区中标出了一个字线720。
此外，行冗余译码器712产生一个指示冗余字线728中任何一个的启动的信号XAR0，行冗余译码器746产生一个指出冗余字线744中任何一个的启动的信号XAR1。尽管在本实施例中信号XAR0和XAR1是分别由行冗余译码器712和746产生的，但它们可以分别由冗余字线驱动器710和742产生。也就是说，只要它们是表示它们是分别属于上和下单元阵列区的冗余字线的信号，那么对产生它们的方法没有限制。
把信号XAR0，XAR1和XA0，XA1提供到控制电路750。以下详细说明控制电路750的操作，图8中示出了它的专用电路图。首先，当选择了一个正常字线时，即，当XAR0和XAR1都在低电平时，XA0和XA1分别转换成信号XA10和XA11。接着，当选择了冗余字线728时，即，当XAR0是高电平而XAR1是低电平时，不管XA0和XA1的电平如何，XA10和XA11分别成为高电平和低电平。相反，当选择了冗余字线744时，即，当XAR0和XAR1分别为低电平和高电平时，不管XA0和XA1的电平如何，XA10和XA11分别变为低电平和高电平。
把这样产生的两个信号XA10和XA11供给列冗余译码器716。如图9中所示，尽管列冗余译码器716的电路结构与列冗余译码器216的相类似，但与列冗余译码器216的区别在于信号XA10和XA11被分别用作控制传输门910和912的信号。
在图7中所示的半导体存储装置700中，一个列选择线722也启动多个读出放大器724，726等等。也就是说，与半导体存储装置100，200和600相同，位线被分割为在同一列中的多个部分，并且列译码器708响应Y地址选择连接于多个被分割位线的所有读出放大器。
行冗余译码器712和746的操作与行译码器612和646的相同。
应当注意，在半导体存储装置700中采用了行适应冗余方法。即，当字线718是有缺陷的时候，用来替换的一个冗余字线并不限于冗余字线728，并且也可以使用冗余字线744。与此相同，当字线720是有缺陷的时候，用来替换的一个冗余字线并不限于冗余字线744，并且也可以使用冗余字线728。
接下来，说明根据本实施例的半导体存储装置700所执行的对有缺陷位线的补救操作。
首先，说明选择了一个正常字线的情况。在这种场合，由于信号XAR0和XAR1都在低电平，如上所述，XA0和XA1分别变为XA10和XA11，并且操作与半导体存储装置200和600中的相同。
接下来，说明选择了冗余字线728的情况，作为选择了一个冗余字线的情况的例子。此时，如上所述，由于选择了冗余字线728，XAR0和XAR1分别是高电平和低电平。这是因为像前面说过的那样，在这种场合不管XA0和XA1的电平如何，XAR0和XAR1分别变为高电平和低电平。换言之，不论外侧装置提供的X地址如何，而把选择了冗余字线728这样的事实通知列冗余译码器716。这意味着在替换后列冗余译码器716总是能够知道行地址(行地址的最有效位将更精确)，而不依赖于一有缺陷字线是被一属于该有缺陷字线所属的同一单元阵列区的冗余字线替换，还是被一属于其它单元阵列区的冗余字线替换。
因此，在与一冗余字线相交的一个位线中存在缺陷时，列冗余译码器716可以用一属于一个冗余列选择线的冗余位线替换它，而不必考虑从外侧装置提供的实际X地址。
通过参考图10中所示的定时图可以对上述操作有更清楚的理解。从图10中可以看到不论XA0和XA1的逻辑电平如何，为响应XAR0和XAR1而分别产生的XA10和XA11。此外，仅在XA10处于启动状态时才产生匹配信号906，并且相反，仅在XA11处于启动状态时才产生匹配信号908。
在本实施例中，XAR0和XAR1被用来作为指示一有缺陷字线已经被替换了的信号。但是，例如，如果总共有八个冗余字线728，可以使用指示选择了这八个冗余字线的每一个的八个信号。在这种场合，可以用一个8-输入NOR门来取代构成控制电路750的逆变器802，把这八个信号供给NOR门。由于这种控制电路的操作与图8中电路的操作相同，因此只需根据实际电路的构造选择较方便的一种。
如上所述，根据本实施例，即使在同时使用行适应冗余方法的情况下，也能够保证提高有缺陷位线的补救效率，而不会造成任何不便。
以上说明了本发明的三个实施例。但是，本发明并不局限于这些实施例，并可以对这些实施例作各种修改和应用，只要它们在本发明的精神范围内。
权利要求
1.一种半导体存储装置，包括多个列选择线，至少一个冗余列选择线，一个用于响应一列地址启动所述多个列选择线中的一个的列译码器，一个在提供了一个有缺陷列选择线的列地址时产生一检测信号的第一电路，和一个响应所述检测信号和所述行地址的至少一部分而启动所述冗余列选择线的第二电路。
2.如权利要求1所述的半导体存储装置，其中所述第一电路包括一个存储所述有缺陷列选择线的所述列地址以产生所述检测信号的熔断丝组。
3.如权利要求2所述的半导体存储装置，其中所述第二电路包括一个由所述行地址的所述部分控制传输所述检测信号以启动所述冗余列选择线的传输门。
4.如权利要求1所述的半导体存储装置，其中所述列译码器在所述冗余列选择线被启动时不关断所述多个列选择线中的任何一个。
5.如权利要求1所述的半导体存储装置，其中所述行地址的所述部分包括所述行地址的一个最有效位。
6.一种半导体存储装置包括包括至少第一和第二字线的多个字线；包括至少第一和第二位线的多个位线；包括至少第一和第二冗余位线的多个冗余位线；多个存储单元，它们中的每个位于所述字线和位线的交叉点上；多个冗余存储单元，它们中的每个位于所述字线和冗余位线的交叉点上；包括至少一个第一列选择线的多个列选择线，当所述第一列选择线被启动时，所述第一和第二位线被选择，一个冗余列选择线，当所述冗余列选择线被启动时，所述第一和第二冗余位线被选择，一个在所述第一字线被启动时，响应一第一列地址而启动所述第一列选择线的列译码器，和一个在所述第二字线被启动时，响应所述第一列地址而启动所述冗余列选择线的列冗余译码器。
7.如权利要求6所述的半导体存储装置，其中所述第一字线与所述第一位线和所述第一冗余位线相交，而不与所述第二位线和所述第二冗余位线相交，所述第二字线与所述第二位线和所述第二冗余位线相交，而不与所述第一位线和所述第一冗余位线相交。
8.如权利要求7所述的半导体存储装置，其中所述列译码器在所述第二字线被启动时，响应所述第一列地址而被禁止启动所述第一列选择线。
9.如权利要求7所述的半导体存储装置，其中所述多个位线还包括第三和第四位线，所述多个列选择线进一步包括第二列选择线，当所述第二列选择线被启动时，所述第三和第四位线被选择，当所述第二字线被启动时，为响应一第二列地址所述列译码器，启动所述第二列选择线，当所述第一字线被启动时响应所述第二列地址所述列冗余译码器启动所述冗余列选择线。
10.如权利要求9所述的半导体存储装置，其中当所述第二字线被启动时，所述列译码器响应所述第一列地址被禁止启动所述第一列选择线，并且在所述第一字线被启动时响应所述第二列地址被禁止启动所述第二列选择线。
11.如权利要求9所述的半导体存储装置，其中所述第一字线还与所述第三位线相交，而不与所述第四位线相交，所述第二字线还与所述第四位线相交，而不与所述第三位线相交。
12.如权利要求9所述的半导体存储装置，其中所述列冗余译码器包括第一和第二熔断丝组，所述第一熔断丝组响应所述第一列地址启动一第一匹配信号，所述第二熔断丝组响应所述第二列地址启动一第二匹配信号。
13.如权利要求12所述的半导体存储装置，其中所述列冗余译码器还包括第一和第二传输门，响应所述被启动的第二字线所述第一传输门被启动以向所述冗余列选择线传输所述第一匹配信号，响应所述被启动的第一字线所述第二传输门被启动以向所述冗余列选择线传输所述第二匹配信号。
14.如权利要求6所述的半导体存储装置，其中所述第二位线是有缺陷的。
15.如权利要求9所述的半导体存储装置，其中所述第二和第三位线是有缺陷的。
全文摘要
本发明公开了一种凭借冗余位线提高了有缺陷位线的补救效率的半导体存储装置。向一列冗余译码器不仅提供一Y地址而且还提供一X地址的一部分。当把一对应于一有缺陷位线的Y地址提供给列冗余译码器时,该列译码器产生一个检测信号。在这种情况下,如果X地址的一部分指示一个存在有缺陷位线的区则利用一冗余位线进行替换,如果它指示一个不存在有缺陷位线的区则不进行利用冗余位线的替换。
文档编号G11C29/04GK1197986SQ9810099
公开日1998年11月4日 申请日期1998年3月31日 优先权日1997年3月31日
发明者中沢茂行 申请人:日本电气株式会社