专利名称：半导体存储电路的制作方法
技术领域：
本发明涉及一种半导体存储电路，其中该电路试图防止数据线的耦合电容导致的读出性能的降低。
近年来，随着半导体发展使设计方法的精细化，从而使半导体芯片上的信号线对很容易接收到耦合电容的干扰。
尤其是，具有微小电位变化的信号线如存储单元的数据读出线，很容易接收到其本身与具有大电位变化并用于外围电路中的信号线之间所产生的耦合电容的干扰，这种干扰会造成故障，如读出的延迟或在最坏情况下数据的反向。
图1是一电路图，其表示现有技术的半导体存储电路(下面简称为第一现有技术)设置的实施例，图2是图1所示电路的操作波形图。在图1中，标号401表示存储单元，标号402、403是存储单元401的互补位线，标号404、405和标号406、407是数据读出线，标号408是数据读出线的预充电·平衡线，标号409是存储单元401的字选择线，和标号410是数据选择线。还有，标号412是数据读出线406与数据选择线410之间所产生的耦合电容，标号413是由数据读出线406本身所保持的寄生电容，和标号414是由数据读出线407本身所保持的寄生电容。
下面，将使用图2来描述上述半导体存储单元的工作。首先，假设位线402、403和数据读出线404、405、406、407初始化为“H”(高)电平，而使预充电·平衡线408处于“L”(低)电平。还有，假设提供恒定电流源并启动读出放大器419的读出放大器有源信号421在读出放大器419操作之前也已经被充分启动了。如果在同时启动字线选择线409的话，位线402、403会按照存储单元401所保持的数据而产生“H”电平与“L”电平的电平差。然后，通过PMOS晶体管415、416，其已由于数据选择线410的启动而处于导通状态下，位线402、403的电平会传递到数据读出线404、405，进一步地，通过双极晶体管417、418，数据读出线404、405的数据会传递给数据读出线406、407。
然而，在数据读出线406中，电位会升高达到高于初始状态的电位，此时数据选择线410会因其与数据选择线410之间耦合电容412的影响而变为“H”电平。因此，即使在数据读出线406接收到“L”数据并且数据读出线407接收到“H”数据的情况下，读出线406的电位也会刚好在数据接收以后高于数据读出线407的电位，并且数据读出线406的电位下降到数据读出线406的数据在下一步骤中由读出放大器419而识别为“L”数据的电位下的时间Δt2是长的，从而会产生这样的问题，即延长了执行正常输出的时间。
因此，在图3(下面简称第二现有技术)中示出了半导体存储电路设置的另一实施例，其可改进读出时间。图4是图3所示电路的操作波形图。在专利公告(日本专利申请公开号2-9086)中描述了该第二现有技术，在该技术中，作为地电位的屏蔽线622可加入用于耦合的测量。
下面将使用图4来描述上述半导体存储电路的工作。类似于上述的现有技术实施例1，如果在时间t0下启动数据选择线610和字选择线609的话，位线602、603会按照存储单元601所保持的数据而产生“H”电平和“L”电平的电平差。然后，通过由于数据选择线610的启动而处于导通状态下的PMOS晶体管615、616，位线602、603的电平会传递给数据读出线604、605，进一步地，数据读出线604、605的数据会通过双极晶体管617、618而传递给数据读出线606、607。
在这里，数据读出线606会因屏蔽线622的存在而不会受到数据选择线610耦合电容的影响，即使在数据读出线606所接收的数据为“L”数据的情况下，数据读出线606的电位下降到数据读出线606的数据在下一步骤由读出放大器619识别为“L”数据的电位的时间Δt3，要比第一现有技术中的Δt2短。因此，改善了实现标准输出的时间。
然而，在容易接收耦合影响的数据读出线与数据选择线以相同方法制成并在半导体处理过程中具有平面位置关系的情况下，有必要在所有数据读出线与数据选择线之间设置屏蔽线，并且在具有许多信号线的位置上，其中具有复杂的结构并可重复设置，如在存储单元部分附近的读出电路部分，会增加半导体芯片上的所占区域，这将不适于细化。
进一步地，在其他电路或信号线中会出现性能降低，并且当半导体芯片的集成度得到改善时，会出现障碍。
另外，在数据读出线和选择信号线以不同方法制成并在多层互连过程中具有垂直结构的位置关系的情况下，需要垂直设置数据读出线和选择信号线，以便其可通过另一处理中的屏蔽线来分离，从而获得屏蔽效果，而这会出现使制造步骤增加和结构变复杂的问题。
本发明的目的就是提供一种半导体存储电路，其中将开关提供给在传递存储单元数据的数据线中容易受到耦合影响的数据线，并且通过用数据选择信号来控制开关，以便将电容加到数据线上，从而减少数据读出时间的延迟，并且还可以不使用屏蔽线，而试图防止信号线的性能降低、制造步骤的增加、因结构的复杂而使半导体芯片集成度的降低，等等。
按照本发明的半导体存储电路，其包括多个存储单元；互补数据读出线，通过该线可读出所述存储单元的数据；数据选择线，用以选择所述可读出数据的存储单元；开关装置，其一端连接于所述数据读出线上，并且其可通过所述数据选择线的信号来控制接通和断开；和电容，其设置在所述开关的另一端与地之间。
在该半导体存储电路中，可以如此布置，使所述开关装置包括第一晶体管和第二晶体管，其分别连接于所述互补数据读出线上，并且所述电容包括第一电容和第二电容，其分别设置在所述第一和第二晶体管的另一端与地之间。
还有，可以如此布置，使所述开关装置包括第一和第二晶体管，其分别连接于所述互补数据读出线上，并且所述电容包括第三电容，其通常设置在所述第一和第二晶体管的另一端与地之间。
按照本发明，只通过添加开关装置和电容，便可降低因元件的布置方法所产生的耦合而使数据读出线的电位升高，使得可以获得防止数据读出时间延迟的效果。
进一步地，由于用以控制所述开关装置的信号是外部电路中所使用的数据选择线，因此，不必加入另外的控制信号，与第二现有技术中所使用的屏蔽线相比较，只要增加小型元件就足够了，并且制造步骤也不会增加，复杂电路附近的应用也是可以的，还可以获得不限制周围线路的布置以及防止周围电路性能降低的效果。
图1是按照第一现有技术的半导体存储电路的电路图；图2是图1所示半导体存储电路的操作波形图；图3是按照第二现有技术的半导体存储电路的电路图；图4是图3所示半导体存储电路的操作波形图；图5是按照本发明第一实施例的半导体存储电路的电路图；图6是按照本发明第二实施例的半导体存储电路的电路图；和图7是图5所示第一实施例的半导体存储电路的操作波形图。
下面将参照附图来描述本发明的优选实施例。图5是表示按照本发明第一实施例的半导体存储电路的电路图。在该图中，标号101表示存储单元，标号102、103表示存储单元101的互补位线，标号104、105和106、107表示数据读出线，标号108表示数据读出线的预充电平衡线，标号109表示存储单元101的字选择线，和标号110表示数据选择线。还有，标号112表示在数据读出线106与数据选择线110之间所产生的耦合电容，标号113表示由数据读出线106本身所保持的寄生电容，和标号114表示由数据读出线107本身所保持的寄生电容。然后，通过NMOS晶体管125、126，将电容器126、127由数据读出线106、107加以连接。NMOS晶体管124、125的栅极输入可通过信号128来进行，该信号通过数据选择线110由反相器129而反向。
图7是图5所示实施例的操作波形图。首先，假设位线102、103和数据读出线104、105、106、107通过使预充电平衡线处于“L”电平下而均初始化为“H”电平。进一步地，在初始状态下，数据选择线110无效的(“L”电平)，因此，数据选择线110的反向信号128处于“H”电平下，并且使NMOS晶体管124、125处于导通状态下。因此，会出现电容器126、127所保持的电容被加入到数据读出线106、107上的状态。然后，假设在读出放大器119操作以前，可提供恒定电流源并启动读出放大器119的读出放大器启动信号121也已经被启动了。
如果在时间t0时启动数据选择线110(变为“H”电平)的话，数据读出线106的电位会通过耦合电容112而升高，因为数据选择线110是一个具有大电位变化的信号。然而，由于电容器126所保持的电容被加入到数据读出线106上，从而使因耦合电容112使数据读出线106的电位的升高量在与无电容器126的情况相比较而降低。此后，当信号128通过反相器129而变为数据选择线110的反向值时，数据选择线110的反向信号128会处于“L”电平下，并且NMOS晶体管124、125会处于截止状态下，数据读出线160、107的电容会通过电容器126、127所保持的电容而降低。
如果字选择线109在数据选择线110被启动的同时被启动的话，位线102、103会根据存储单元101所存储的数据而产生“H”电平与“L”电平的电平差。然后，通过由数据选择线110的启动均处于导通状态下的PMOS晶体管115、116，可将位线102、103的电平传递给数据读出线104、105，进一步地，通过双极晶体管117、118，将数据读出线104、105的数据传递给数据读出线106、107。
在这里，当数据读出线104、105的数据传递给数据读出线106、107时，电容器126、127不会改变参数以延迟数据的传输，因为由电容器126、127所保持的电容在数据读出线106、107中被分开。
即使在由数据读出线106所接收到的数据为“L”数据的情况下，数据读出线106的电位下降到数据读出线106的数据通过下一步骤中读出放大器119而识别为“L”数据的电位的时间Δt1是短的，因为数据读出线106由于其本身与数据读出线110之间耦合电容112的影响而电位升高的量是小的。因此，改善了从字选择线109和数据选择线110的启动到进行正常输出的时间。
下面，通过具体将其与第一现有技术(图1)进行比较来描述本发明第一实施例的效果。
在图1中，假设寄生电容413的电容值为Ca4，耦合电容412的电容值为Cc4，由数据选择线410改变ΔVs4[V]时耦合电容412的影响所产生的数据读出线406的电位升高量为ΔV4[V]，该ΔV4可由下式1表示ΔV4=(Cc4/Ca4)ΔVs4(1)
在这里，当Ca4=0.2[pF]和Cc4=0.002[pF]时，ΔV4=30[mV]，因为当数据选择线410的电位由0[V]变为3[V]时，Vs4=3[V]。
在图5中，其表示本发明的第一实施例，假设寄生电容113的电容值为Cal，耦合电容112的电容值为Cc1，通过开关124而连接的电容器126的电容值为Cb1，由数据选择线110改变ΔVs1[V]时耦合电容112的影响所产生的数据读出线106的电位升高量为ΔV1[V],ΔV1可由下式2表示ΔV1={Cc1/(Ca1+Cb1)}ΔVs1(2)在这里，当Ca1=0.2[pF],Cc1=0.002[pF]，和Cb1=1[pF]时，ΔV1=5[mV]，因为当数据选择线110的电位由0[V]变为3[V]时，ΔVs1=3[V]。
在数据读出线接收“L”数据的情况下，执行电位的降低直到其变为“L”数据，但是，如果每1[mV]而言10[ps]的时间对于该电位的降低是必要的话，则在下一步骤中读出放大器119为识别“L”数据的时间要比现有技术实施例的250[ps]短，因为在本发明一实施例中，数据读出线106的电位升高量与现有技术实施例1相比会降低25[mV]。因此，读出时间直到数据被输出时才会降低。
在相同情况下，将比较本发明的第一实施例与第二现有技术。在第二现有技术中，数据读出线606不会受到耦合电容的影响，使得不会出现电位的升高。另一方面，在本发明第一实施例的数据读出线106中，会出现电位升高5[mV]，使得在下一步骤由读出放大器119来识别“L”数据的时间要长于第二现有技术50[ps]。
然而，在第二现有技术中必需安置地电位的屏蔽线，因此，具体地说，在以相同方法布线的情况下，必需布置3根线；数据线，数据选择线，和平行设置的屏蔽线。因此，与本发明的实施例相比，需要1根线以上的布线区域。
假设布线宽度为W[μm]，布线间隔为S[μm]，以及布线长度为L[μm]，在第二现有技术中，对于与读出放大器619所连接的每一组互补数据读出线来说需要(3W+2S)×L[μm2]的布线面积。
在本发明的第一实施例中，不使用屏蔽线，使得(2W+S)×L[μm2]的布线面积就足够了。在这里，如果布线宽度W和布线间隔S相等的话，在第二现有技术中的布线区域为5W×L[μm2]的面积，而在本发明实施例中的布线区域为3W×L[μm2]的面积，使得在本发明实施例中，电路可以布置在现有技术实施例2的3/5的面积上。
通常，半导体存储电路具有许多读出放大器，具体地说，在布置9输入/输出×32组的情况下，可在288个读出放大器的先前步骤中应用本发明，此时，如果布线宽度W=1[μm]，布线间隔S=1[μm]，以及布线长度L=100[μm]的话，可以减小(W+S)×L×288=57,600[μm2]的半导体芯片面积。
进一步地，按照本发明所述第一实施例，如图5所示，每个电容器126、127可连接于每根数据读出线上，而如图6所示，可以布置具有与所述第一实施例相同功能的电路，即使电容器226连接于许多数据读出线上。图6是表示本发明第二实施例的电路图，其中一个电容器226连接于两根数据读出线上。在图6中，相同的标号表示与图5相同的部件，在此省略了对其的详细描述。
权利要求
1．一种半导体存储电路，其包括多个存储单元；互补数据读出线，使所述存储单元的数据通过其而读出；数据选择线，其可选择所述存储单元，以读出数据；开关装置，其一端连接于所述数据读出线上，并且其可通过所述数据选择线的信号来控制通/断；和电容，其可设置在所述开关装置的另一端与地之间。
2．按照权利要求1的半导体存储电路，其中所述开关装置包括第一晶体管和第二晶体管，其连接于每根所述互补数据读出线上，并且其中所述电容包括第一电容和第二电容，其分别设置在每个所述第一晶体管和所述第二晶体管的另一端与地之间。
3．按照权利要求1的半导体存储电路，其中所述开关装置包括第一晶体管和第二晶体管，其连接于每个所述互补数据读出线上，并且其中所述电容包括第三电容，其通常设置在每个所述第一和第二晶体管的另一端与地之间。
全文摘要
当数据读出线处于非选择状态下时,数据选择线处于“L”电平下,因此,NMOS晶体管导通,并且可将电容器的电容加入到数据读出线上。因此,使数据读出线刚处于“H”电平以后,因耦合电容的影响而使数据读出线的电位的升高较小。此后,存储单元数据可传递给数据读出线,而此时,NMOS晶体管处于截止状态下,降低了数据读出线的电容,使得数据读出速度不会受到影响。由此,可以降低因耦合电容引起的信号干扰。
文档编号G11C7/00GK1215895SQ9812354
公开日1999年5月5日 申请日期1998年10月27日 优先权日1997年10月27日
发明者北野知宏 申请人:日本电气株式会社