专利名称：同步猝发半导体存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，特别涉及带有流水线多位预取结构的同步猝发存储器件。
图1是表示与外部施加时钟信号同步操作的常规同步猝发流水线SRAM(静态随机存取存储器)器件的方框图。该SRAM器件100把SRAM核心与同步外围电路集成在一起。SRAM器件100具有写操作模式，其中在已经存在地址和控制输入之后至少一个时钟周期写数据被写入存储单元中。
现有技术存储器件100可以响应外部时钟信号CK(或CK#)的上升和下降缘存取数据，以及存取时钟信号的上升(或下降)缘。换言之，器件100可以在操作的单数据率(SDR)和双数据率(DDR)模式操作。操作的SDR模式容许用户在时钟信号CK的每个上升缘上读取或写入单个字，而DDR模式容许与时钟信号CK的每个时钟边缘同步进行读或写操作。
SRAM器件100包括时钟缓冲器102，地址寄存器104，猝发地址序列计数器106，写地址寄存器108，2×1多路复用器110、124a、124b、124c、136和138，地址解码器112，SDR/DDR输出控制逻辑114，地址比较器116，逻辑门118和150，数据输入寄存器120和122，写寄存器126，写驱动器128，存储单元阵列130，读出放大器电路132，输出寄存器134，输出缓冲器140，数据率寄存器142，读/写使能寄存器144，输出使能寄存器148，和回波时钟缓冲器152和154。
对于SRAM器件100，外部施加有表示SDR或DDR模式的数据率信号SD/DD#和表示线性或交错猝发类型的猝发类型信号LOB#。在SDR模式中，在时钟信号CK的上升缘寄存写数据。在DDR模式中，在时钟信号CK的上升和下降缘上寄存写数据。读数据在SDR模式中的时钟信号CK的上升缘上和在DDR模式中的时钟信号CK的上升缘和下降缘被驱动。地址信号SA0’和SA1’按照由信号LBO#指示的顺序推进。
图2是表示图1中所示的现有技术SRAM器件100的时序图。为了解释的目的，假设现有技术SRAM器件100支持1，2和4的猝发长度，并且存储器件具有两级延迟特征。如图2中所示，当在外部时钟信号CK的周期C1外部发布表示猝发长度为4的DDR猝发写操作的命令DW4(以下缩写为“DW4操作”)时，在外部时钟信号CK的上升缘存在作为初始猝发地址的外部地址A0_b。由于SRAM器件是后写型，在时钟信号CK的下一个周期C2(即，没有任何外部地址输入的猝发写连续周期)，分别在时钟信号CK的上升缘和下降缘依次输入一对写数据W0b和W0a。
在时钟信号CK的周期C3过程中，其中发布表示猝发长度为2的DDR猝发写操作的命令DW2(以下缩写为“DW2操作”)，还分别与时钟信号CK的上升和下降缘同步输入对应于命令DW4的两个随后的写数据W0d和W0c。写数据W0d、W0c、W0a和W0b的输入序列由外部地址A0_b和选择的猝发模式(即交错或线性猝发模式)确定。
由于SRAM器件的2级延迟写特征，在周期C3中产生用于写数据W0b和W0a的内部地址WA0_ba，并因此数据W0b和W0a被写入通过对地址WA0_ba解码选择的存储单元中。用于写数据W0b和W0a的猝发写地址的参考标号WA0_ba表示已经依次输入的数据W0b和W0a被并列写入到所选择的存储单元中。
在周期C4中，响应在周期C3中发布的命令DW2在时钟信号CK的上升和下降缘输入一对写数据W1a和W1b。但是，当在周期C4中给出表示猝发长度4的DDR猝发读操作的命令DR4(以下缩写为“DR4操作”)时，使用用于DR4操作的外部地址A2_c，代替使用用于DW2操作的地址A1_a作为初始猝发地址，内部产生用于DR4操作的猝发地址RA2_cd。在周期C4中，可以寄存写数据W0d、W0c、W1a和W1b，并且它们不能写入存储单元，直到已经完成DR4操作为止。
象具有猝发写连续命令的周期C2一样，在具有猝发读连续命令的周期C5中也没有外部地址输入。在周期C5中，根据外部地址A2_c产生随后的内部猝发地址RA2_ab，对应用于DR4操作的猝发地址RA2_cd的第一读数据R2c被驱动到数据总线。用于读数据R2c和R2d(或R2a和R2b)的猝发地址的参考符号RA2_cd(或RA2_ab)表示数据R2c和R2d(或R2a和R2b)从所选择的存储单元并列读出。
在周期C6中，和外部地址A3_d一起，给出表示猝发长度1的SDR猝发读操作(以下缩写为“SR1操作”)的命令SR1。在该单个读周期C6中，外部地址A3_d成为内部地址RA3_d，没有产生附加内部地址，并且对应于DR4操作的读数据R2_d和R2a出现在数据总线上。如图2中所示，在从读周期向写周期转换时，现有技术SRAM器件100要求一个没有外部地址输入的“不操作(NOP)”周期，即使在从写周期向读周期转换时不要求NOP周期。这样，在时钟信号CK的周期C7中，为将在随后的周期C8中执行的下一写操作加入了NOP周期。在NOP周期C7中，对应于DR4操作的最后读数据R2b被驱动到数据总线而没产生内部地址，并完成DR4操作。象上述猝发写操作一样，数据R2c、R2d、R2a和R2b的读数据输出序列也由外部地址A2_c和所选择的猝发模式确定。
在时钟信号CK的周期C8中，其中和外部地址A4_a一起，给出表示猝发长度1的DDR猝发写操作的命令DW1，在周期C4中寄存的写数据W0d和W0c被写入到通过解码内部地址WA0_dc而选择的存储单元中。
如上所述，由于已经完成DR4和SR1操作，所以在写周期C8中用于DW4操作的寄存数据W0d和W0c被写入存储单元中。但是，为了在SR1操作之后的第一写周期C8中把寄存数据W0d和W0c写入由内部地址WA0_cd指定的存储单元中，由于只使用一个猝发地址序列计数器106(如图1中所示)用于读和写操作，所以存储器件很难设置与内部地址WA0_cd一样快的猝发地址序列计数器，结果地址解码速度降低。
因而，本发明的一般目的是提供具有改进性能的同步猝发半导体存储器件。
本发明的另一目的是提供能够克服由于使用一个猝发地址发生器而引起的地址解码速度下降的同步猝发半导体存储器件。
根据本发明的一个方案，提供半导体存储器件，诸如SRAM，DRAM，闪烁EEPROM，铁电RAM等，其与外部时钟(或系统时钟)信号同步操作。同步存储器的主要优点是，系统时钟缘是必须由系统提供给存储器的唯一时序选通。这减少了在印刷电路板或模件周围的传送多重时序选通的需要。另外，本发明的同步存储器件响应外部时钟信号的上升和下降缘存取数据，使存储器件的数据率加倍。另外，存储器件在猝发读和写模式操作。这些猝发模式存取利用了存储器件的内部总线比外部总线宽的事实。这在初始地址进入时容许来自一系列猝发模式地址的所有数据从存储器件取出到它的输出。为本发明的同步存储器件提供两个内部地址发生器一个特别用于猝发读操作，另一个用于猝发写操作。猝发读地址发生器响应外部地址内部地产生一系列猝发读地址。猝发写地址发生器响应外部地址也内部地产生一系列猝发写地址。另外，给存储器件提供控制器，其响应外部施加的读和写命令信息控制内部地址发生器的操作。
根据本发明的另一方案，响应外部时钟信号的上升和下降缘能够存取数据的同步流水线猝发半导体存储器件包括具有储存数据位的多个存储单元的存储单元阵列，用于暂时保存外部读地址的第一地址寄存器，用于接收第一地址寄存器的输出以产生用于猝发读操作的一系列第一内部地址的第一内部地址发生器，用于暂时保存外部写地址的第二地址寄存器，和用于接收第二地址寄存器的输出以产生用于猝发写操作的一系列第二内部地址的第二内部地址发生器。该存储器件还包括用于选择第一和第二内部地址发生器的输出地址之一的地址选择器，用于响应外部写使能信号和外部地址使能信号进行控制的控制器，和用于响应外部写使能信号解码地址选择器的输出以选择存储单元的地址解码器。该存储器件还包括用于暂时保存第一写数据的第一数据输入寄存器，用于暂时保存第二写数据的第二数据输入寄存器，被依次输入的第一和第二写数据，用于响应第二内部地址发生器的输出对第一和第二写数据分类的写数据分类器，和用于把分类数据写入存储单元中的写驱动器。该存储器件还包括用于并列读出和放大储存在存储单元中的第一读数据和第二读数据的读出放大器电路，和用于响应第一内部地址发生器的输出对第一和第二读数据分类并依次输出第一和第二读数据的读数据分类器。
根据本发明，由于同步半导体存储器配有单独的内部读和写专用地址发生器，虽然猝发写操作被读操作中断，但是不要求内部地址发生器为中断的写操作复位。因此，存储器件可以具有较短的内部地址解码时间，结果可以提高该器件性能。
通过参照下面结合附图的详细说明，能更完全地理解本发明，并使本发明的优点和特点更明显，附图中相同的参考标记表示相同或相似的部分，其中图1是表示根据现有技术的同步半导体存储器件的方框图；图2是图1中所示的现有技术存储器件的时序图3是表示根据本发明的同步半导体存储器件的优选实施例的方框图；图4是在图3的存储器件的读和写地址路径上的电路的详细电路图；图5是图3的存储器件的时序图。
为了彻底理解本发明，下面给出具体细节说明。但是很显然，本领域技术人员可以在没有这些具体细节的情况下实施本发明。
关键特征在于，根据本发明的半导体存储器件使用分离的内部地址发生器用于猝发读和写操作。这些分离的猝发读和写地址发生器缩短了内部地址解码时间，以便提高器件性能。
这里，为简单起见，参照SRAM情况讨论本发明的实施例。但是应该注意，其它任何半导体存储器件，诸如DRAM、闪烁EEPROM、和铁电RAM也可以用于实施目前公开的实施例的发明的概念。另外，本发明的半导体存储器件可以用如下部分实现用以减少核心周期时间的自动跟踪位线设计，用于减少电流的缩短主数据线，通过双轨复位动态电路而具有高速传送特性的噪声免除电路，两位预取操作，和与输出数据同步化以保证处理器(或CPU)数据有效性校验时间的选通时钟。因而，说明和附图只是用于表示性的，而不限制。
下面参照
本发明的优选实施例。
图3是表示根据本发明的同步流水线猝发SRAM器件的优选实施例，图4是表示图3的存储器件的读和写地址路径上的电路的详细电路图。在这些附图中，为了不使本发明不清楚，以方框图的形式表示了公知电路，并且仅为简单起见，假设本发明的SRAM器件支持最大猝发长度4，并具有两级延迟特征(即2个周期的写等待时间)。
首先参见图3，同步流水线猝发SRAM器件300与外部施加的差分时钟信号K和K同步操作。时钟缓冲器302与外部时钟信号K和K同步产生内部时钟信号CLK。SRAM器件300包括由4个网格(mats)构成的存储单元阵列326，但是未示出。每个网格由3个块构成并具有9个I/O。带有3个I/O的每个块被分成8个子块，每个具有64Kb的容量。存储器件300被施加以17位外部地址A0-A16。地址信号A0-A16通过地址缓冲器306被输送给第一和第二地址寄存器308和312。寄存器308和312分别暂时保存地址信号A0-A16。另外，还提供有每个都具有36位宽总线的第一和第二数据输入寄存器320a和320b以增强流水线写周期并减少读写转变时间。
SRAM器件300具有操作的“后写”模式，其中在已经存在地址和控制输入起的一个或多个时钟周期之后写数据被写入它的存储单元中。该模式可以减少空闲周期的数量，而这种空闲周期通常在读操作之后接着进行写操作时发生。另外，该存储器件300在猝发读和写模式操作。
而且，该存储器件300具有操作的正常SDR(单数据率)和DDR(双数据率)模式。即，存储器件300能够响应外部时钟信号K(或K)(DDR模式)的上升和下降缘存取数据，以及存取时钟信号K(或K)(SDR模式)的上升或下降缘。
此外，如果在SRAM器件300执行写操作时发布读取命令，存储器件300暂时把用于写操作的地址和数据储存在它的寄存器中，这是因为存储器件300不能与读操作相抵触而把最后的数据字写入它的存储单元中。剩余写数据留在寄存器中，直到下一写周期发生为止。在读周期(一个或多个)之后的第一写周期，来自早期的写周期的寄存数据被写入存储单元中。这被称为“延迟写”功能。
在SRAM器件300中，所有的同步输入穿过由时钟信号K(或CLK)控制的寄存器。同步输入在时钟信号的上升缘被锁存。同步输入包括所有地址A0-A16，所有数据输入DQ0-DQ35，同步负载信号B1，读/写(R/W)使能信号B2，和用于选择SDR和DDR操作模式之一的数据率信号B3。
从图3中可以看出，控制逻辑304与内部时钟信号CLK同步接收同步负载信号B1，R/W选择信号B2，和数据率信号B3。当要确定总线周期序列时，同步负载信号B1变低。这项确定包括地址，数据传送方向和数据长度。R/W选择信号B2表示存取类型(读或写)。在信号B2为高时，读操作可用，而信号B2为低时，写操作可用。而且，在信号B1为高时，信号B2表示猝发周期是否在执行。
SRAM器件300还包括几个异步控制输入，诸如输出使能信号(未示出)，和猝发类型信号LBO。信号LBO容许选择交错猝发或线性猝发在SDR写操作中，在时钟信号K的上升缘寄存数据；在DDR写操作中，在时钟信号K的上升和下降缘寄存数据。读数据在SDR模式中在时钟信号K的上升缘上被驱动，在DDR模式中在时钟信号K的上升和下降缘上被驱动。
当信号B2为高时，内部地址推进，但是在信号B2为低时没有操作(NOP)执行。在同步负载信号B1为低时，数据率信号B3在时钟信号CLK(或K)的上升缘上被控制逻辑304取样。此时，SRAM器件300可以进行SDR读或写操作。如果信号B3被取样为低，可以在时钟信号CLK(或K)的每个时钟缘进行DDR读或写操作。
控制逻辑304产生多个内部控制信号，诸如寄存器使能信号E1到E4，表示写操作(DDR写或SDR写)的数据率的写速率(rate)信号WD，用于表示读操作(DDR读或SDR读)的数据率的读速率信号RD，写使能信号WEN，和用于使能要内部产生的随后的猝发地址的猝发连续信号BCN。
同时，在第一地址寄存器308的输出RA0-RA16当中，两个LSB(最低有效位)地址信号RA1和RA0被加载到用作猝发读地址发生器的第一内部地址发生器310中。地址寄存器308的其它输出信号RA2-RA16直接提供给地址选择器316，诸如2×1多路复用器。同样，第二地址寄存器312的两位输出信号WA1和WA0被加载到用作猝发写地址发生器的第二内部地址发生器314中。寄存器312的其它输出信号WA2-WA16提供给地址选择器316。内部地址发生器310和314与内部时钟信号CLK同步操作，并且被提供以猝发连续信号BCN、写使能信号WEN、和猝发类型信号LBO。第一内部地址发生器310产生猝发读地址信号RA0’和RA1’。第二内部地址发生器314产生猝发写地址信号WA0’和WA1’。地址信号RA0’、RA1’、WA0’和WA1’在DDR操作中在每个时钟缘按照由信号LBO指示的顺序前进，而在SDR操作中仅在每个上升缘前进。猝发读地址信号RA1’与来自第一地址寄存器318的地址信号RA2-RA16一起提供给地址选择器316的输入A。猝发写地址信号WA1’与来自第二地址寄存器312的地址信号WA2-WA16一起提供给地址选择器316的另一输入B。
参见图4，第一地址寄存器308包括与地址缓冲器306连接的开关电路402和与开关电路402连接的锁存电路404。开关电路402响应来自控制逻辑304(见图3)的控制信号E1闭合/断开。第一内部地址发生器310包括与锁存电路404连接的计数器406和2×1多路复用器408。计数器406与内部时钟信号CLK同步操作，并也由来自控制逻辑304的猝发类型信号LBO控制。计数器406与内部时钟信号CLK同步产生猝发读地址信号RA0’和RA1’。地址信号RA0’和RA1’的序列由来自控制逻辑304的猝发类型信号LBO确定。多路复用器408具有两个输入A和B，它们一个接收计数器406的输出，另一个接收锁存电路404的输出。多路复用器408响应来自控制逻辑304的猝发连续信号BCN选择输出它的两个输入中的一个。多路复用器408的输出提供给地址选择器316的输入A。
第二地址发生器312包括两个开关电路410和414，和两个锁存电路412和416。开关电路410连接在地址缓冲器306和锁存电路412之间。开关电路414连接在锁存电路412和416之间。开关电路410受来自控制逻辑304的控制信号E2的控制。开关电路402受控制信号E2的反向信号E2的控制。开关电路402、410和414可以用MOS晶体管或CMOS传输门电路实现。锁存电路的数量由写等待时间确定。
第二内部地址发生器314包括与锁存电路416连接的计数器418和2×1多路复用器420。计数器418与内部时钟信号CLK同步产生猝发写地址信号WA0’和WA1’。地址信号WA0’和WA1’的序列由来自控制逻辑304的猝发类型信号LBO确定。多路复用器420具有两个输入A和B，它们一个接收计数器418的输出，另一个接收锁存电路416的输出。多路复用器420响应来自控制逻辑304的猝发连续信号BCN选择它的两个输入之一。多路复用器420的输出提供给地址选择器316的输入B。地址选择器316的输出提供给解码器318。这里，应该注意在本发明的其它改型中，第一和第二内部地址发生器310和314可以分别作为读和写地址发生器操作。
如上所述，同步流水线猝发SRAM器件300具有分离的内部读和写专用地址发生器310和314，因此在读周期(一个或多个)之后的延迟写周期过程中无需以寄存的地址设置内部地址发生器。因此，与现有技术存储器件相比，可以减少SRAM器件300的内部地址发生器解码时间。
回来再参见图3，地址选择器316响应写使能信号WEN选择猝发读地址信号RA1’-RA16和猝发写地址信号WA1’-WA16中的一个。当写使能信号WEN为高时选择猝发读地址信号RA1’-RA16，当信号WEN为低时选择猝发写地址信号WA1’-WA16。地址选择器316的输出提供给解码器318。解码器318通过解码来自地址选择器316的16位地址A1’-A16选择存储单元阵列326的行和列。
数据输入寄存器320a和320b分别保存连续输入的两连续36位数据。寄存器320a和320b的输出同时提供给写数据分类器322。
写数据分类器322根据来自第二内部地址发生器314的地址信号WA0’转接数据输入寄存器320a和320b的两36位输出的传输路径。例如，当地址信号WA0’为高时，寄存器320a和320b的输出被分别分类为高36位数据和低36位数据，反之亦然。当信号WA0’为低时，寄存器320a和320b的输出被反向转接。72位的分类写数据被提供给写驱动器324。
写驱动器324响应来自控制逻辑304的写速率信号WD把72或36位数据写入存储单元阵列326中。当信号WD为低(即DDR写模式)时，72位数据被写入存储单元阵列326中。当信号WD为高(即SDR写模式)时，36位数据被写入存储单元阵列326中。
读出放大器电路328响应来自控制逻辑304的读速率信号RD读出和放大来自存储单元阵列326的72或36位数据。当信号RD为低(即DDR读取模式)时，读出放大器电路328从由解码器318选择的存储单元读出72位数据，当信号RD为高(即SDR读取模式)时，读出放大器电路328读出36位数据。读出放大器电路328的输出数据提供给读数据分类器330。
在DDR模式过程中，读数据分类器330把72位输出数据分隔为两个36位数据，并把它们分类为高位数据和低位数据，这取决于来自第一内部地址发生器310的地址信号RA0’，反之亦然。分类的数据通过数据输出缓冲器332被顺序地输出到输出衰减器334。
只有在写操作在进行当中而要求读操作时，地址比较器336才会使能。比较器336把第一地址寄存器308的输出地址和第二地址寄存器312的输出地址相比较。如果地址彼此相同，则比较器336产生有效高电平的比较信号EQA，如果不同，则产生无效低电平的比较信号。当信号EQA变高时，保存在数据输入寄存器320a和320b中的数据跳过存储单元阵列326直接输送到读数据分类器330。这样，即使在前面周期中写入地址，也可以立即对该地址执行读操作。在该读周期过程中，存储单元阵列326被比较器336旁路，数据是从储存最近写入的数据的数据输入寄存器320a或320b读出的。
回波时钟缓冲器338与时钟信号CLK(或K)同步产生差分回波时钟信号KQ和KQ作为输出数据选通信号。输出数据DQ0-DQ35与回波时钟信号KQ和KQ紧密匹配。回波时钟信号KQ和KQ不被任何控制信号禁用，并总是与时钟信号CLK(或K)的频率相匹配。
图5是图3中所示的SRAM器件100的时序图。为了说明的目的，假设DDR SRAM器件300支持1，2和4的猝发长度，并且存储器件具有两级延迟特征。
参见图5，在外部时钟K的周期C1中，如果在存在外部地址A0_a作为初始猝发地址时发布表示猝发长度为2的DDR猝发写操作(所有外部控制信号B1、B2和B3都是低)的命令DW2，因为SRAM器件300是后写型，在时钟信号K的周期C2中顺序输入对应于DW2命令的写数据W0a和W0b。
然后，如果在存在外部地址A1_b时发布表示猝发长度为4的DDR猝发写操作的命令DW4，则在时钟信号K的周期C3和C4中顺序输入对应于DW4命令的写数据。
在时钟信号K的周期C3过程中，其中发布了DW4命令的连续命令，根据2级延迟特征，产生用于把数据W0a和W0b写入存储单元中的内部地址WA0_ab。用于写数据W0a和W0b的猝发写地址的参考标号WA0_ab表示已经连续输入的数据W0a和W0b被同时并列写入选择的存储单元中。
在周期C4中，如果在存在外部地址A2_c作为初始猝发地址时发布表示猝发长度为4的DDR猝发读操作(外部控制信号B1和B3为低，B2为高)的命令DR4，由于SRAM器件300的延迟写特征，使用外部地址A2_c内部产生用于DR4操作的猝发地址RA2_cd。根据延迟写特征，寄存写数据W1b、W1a、W1d和W1c，直到已经完成DR4操作为止。
在带有猝发读连续命令的周期C5中，产生连续内部猝发地址RA2_ab，并且在时钟信号K的下降缘上，对应用于DR4操作的猝发地址RA2_cd的第一读数据R2c被驱动到数据总线。
在周期C6中，如果沿着外部地址A3_d发布表示猝发长度为1的SDR猝发读操作(外部控制信号B1为低，B2和B3为高)的命令SR1，外部地址A3_d变为内部地址RA3_d而没有产生附加内部地址，并且对应于DR4操作的读数据R2d和R2a出现在数据总线上。用于读数据R2c和R2d(或R2a和R2b)的猝发地址的参考标号RA2_cd(或RA2_ab)表示数据R2c和R2d(或R2a和R2b)被并列从选择的存储单元读出。
如图5所示，虽然在从写周期转变为读周期时不要求NOP周期，在从读周期转变为写周期时，SRAM器件300要求一个“NOP(没有操作)”周期(外部控制信号B1和B3为高，B2为低)而没有外部地址输入。这样，在时钟信号K的周期C7中，为将要在后一周期C8中执行的下一写操作加上NOP周期。在NOP周期C7过程中，对应于DR4操作的最后读数据R2b被驱动到数据总线而没有产生内部地址，由此完成DR4操作。数据R2c、R2d、R2a和R2b的读数据输出序列由外部地址A2_c和选择的猝发模式确定。
在时钟信号K的周期C8中，当和外部地址A4_a一起发布表示猝发长度为1的DDR猝发写操作(外部控制信号B1和B2为低，B3为高)的命令DW1时，在周期C4中寄存的写数据W1b和W1a写入到通过解码内部地址WA1_ab选择的存储单元中。
根据本发明，由于为同步猝发半导体存储器件提供分离的内部猝发读和写地址发生器，所以该存储器件可以缩短在延迟写模式中的内部地址解码时间，结果提高了器件性能。
本发明的优选实施例的上述说明只是用于表示本发明的概念。本发明的范围不限于该实施例。本发明的范围由所附权利要求书确定。
权利要求
1.一种与外部时钟信号同步操作的半导体存储器件，包括包括储存数据位的多个存储单元的存储单元阵列；响应外部地址的第一内部地址发生器，产生用于读/写操作的一系列第一内部地址；响应外部地址的第二内部地址发生器，产生用于写/读操作的一系列第二内部地址；用于选择第一和第二内部地址发生器的输出之一的地址选择器；响应外部施加读和写命令信息控制第一和第二内部地址发生器和地址选择器的操作的控制器；和响应外部施加读和写命令信息解码地址选择器的输出以选择存储单元的地址解码器。
2.根据权利要求1所述的存储器件，其中所述存储器件在外部时钟信号的上升和下降缘上存取数据位。
3.根据权利要求1所述的存储器件，其中所述存储器件是静态随机存取存储器(SRAM)器件。
4.根据权利要求1所述的存储器件，其中所述存储器件是动态随机存取存储器(DRAM)器件。
5.在猝发读和写模式操作的同步半导体存储器件，包括包括储存数据位的多个存储单元的存储单元阵列；用于暂时保存外部地址的第一地址寄存器；用于接收第一地址寄存器的输出以产生用于猝发读操作的一系列第一内部地址的第一内部地址发生器；用于暂时保存外部地址的第二地址寄存器；用于接收第二地址寄存器的输出以产生用于猝发写操作的一系列第二内部地址的第二内部地址发生器；用于选择第一和第二内部地址发生器的输出地址之一的地址选择器；响应外部写使能信号和外部地址使能信号控制第一和第二地址寄存器、第一和第二内部地址发生器、和地址选择器的操作的控制器；响应外部写使能信号解码地址选择器的输出以选择存储单元的地址解码器。
6.根据权利要求5所述的存储器件，还包括用于暂时保存第一写数据的第一数据输入寄存器；用于暂时保存第二写数据的第二数据输入寄存器；被顺序输入的第一和第二写数据；响应第二内部地址发生器的输出对第一和第二写数据分类的写数据分类器；和用于把分类的数据写入存储单元中的写驱动器。
7.根据权利要求5所述的存储器件，还包括用于并列读出和放大储存在存储单元中的第一读数据和第二读数据的读出放大器；和响应第一内部地址发生器的输出对第一和第二读数据分类和顺序输出第一和第二读数据的读数据分类器。
8.根据权利要求5所述的存储器件，其中所述存储器件是静态随机存取存储器(SRAM)器件。
9.根据权利要求5所述的存储器件，其中所述存储器件是动态随机存取存储器(DRAM)器件。
全文摘要
带有流水线多位预取结构的同步猝发半导体存储器件包括分别用于读和写猝发模式的分离的内部地址发生器。同步存储器件还采用:用以减少核心周期时间的自动跟踪位线设计,用于减少电流的缩短主数据线,通过双轨复位动态电路而具有高速传送特性的噪声免除电路,和与输出数据同步以保证处理器数据有效性校验时间的选通时钟。
文档编号G11C7/22GK1244018SQ9910543
公开日2000年2月9日 申请日期1999年4月6日 优先权日1998年8月4日
发明者金修彻, 朴熙哲 申请人:三星电子株式会社