，为了使折叠式共源共栅比较器 与数字系统对接时的可靠性更高，该读取方案采用输出电压摆幅更大的折叠式共源共栅电 路（图2所示）作为折叠式共源共栅比较器的基本结构。然而图2所示的折叠式共源共栅 比较器结构会在不工作的时候产生额外的静态功耗，这很大程度上提高了整个读取电路的 总功耗。为了控制折叠式共源共栅比较器只在比较输出数据的时候产生功耗，在待机状态 时没有电能消耗，本专利在这种新颖的树型读取放案所采用的折叠式共源共栅比较器的基 础之上，引入了控制电路（图3所示)，当CONT(C0NT由信号控制器的控制端口输出)为高电 平时，M13管导通，Ml管和M2管的栅极与Vb4相连，比较器进入工作状态；当CONT为低电平 时，M12管导通，Ml管和M2管的栅极电压等于VDD，Ml管和M2管截止，这时没有电流流过 比较器，没有功耗产生。
[0030] 本专利所设计的电路图如图3所示，在数字系统中，常常要求电压的摆幅等于工 作电压（VDD)，折叠式共源共栅比较器的摆幅不能达到这个要求。由于反相器的输出摆 幅可以等于工作电压（VDD)，可以对折叠式共源共栅比较器的输出摆幅起到放大的作用， 故在折叠式共源共栅比较器的输出端Vwt，串接了一个反相器，使得最终的输出电压摆幅 可以达到数字系统对电压摆幅的要求，由于一个并行磁隧道结有四种阻值，阻值关系为：R11>R10>R01>R00。其中Rll、R10、R01、ROO分别为存储数据为11、10、01、00的并行磁隧 道结所对应的电阻阻值，故当CONT为1时，NMOS(第十四MOS管M14)进入饱和区(第十四 MOS管M14应为一个长沟MOS管)，产生一个固定值的读取电流，该电流流过并行磁隧道结， 会产生读取电压Vin，由于并行磁隧道结中存储的数据不同，其阻值就不同，产生的读取电 压Vin会有4种不同的电压值，其电压关系为：￥11〈￥10〈￥01〈￥00，其中￥11、￥10、￥01、￥00 分别为存储数据11、1〇、〇1、〇〇的并行磁隧道结所对应的读取电压值，由此，我们仅需通过 比较器判断Vin的电压值，即可准确得知在并行磁隧道结中存储的数据，为了准确甄别Vin 的四种电压值，本发明的读取电路需要外部电压输出电路产生3个参考电压(第一参考电 压Vrefl、第二参考电压Vref2、第三参考电压Vref3)，电压关系为：Vll〈Vref3〈VlO〈 Vref2 <V01 <VrefKV00〇
[0031] 本发明采用的树型的电压搜索算法流程图如图4所示，整个读取电路的工作原理 如下： 1、 当CONT为1，第十四MOS管M14开启，M13管导通，M12管截止，Ml管和M2管的栅极 与Vb4相连，比较器进入工作状态，产生读取电压Vin，控制逻辑控制Vin与Vref2进行比较； 2、 读取电路进入采用图4所示的树型方案的电压搜索模式进行两位数据的读取： (1) 当Vin>Vref2时，可知并行磁隧道结所产生的读取电压只有两种可能（V01、V00)， 故并行磁隧道结所存储的高位数据为0,折叠式共源共栅比较器输出端Vout'输出低电平， 反相器输出端Vout输出高电平，然后，时钟输出模块产生一个时钟脉冲信号第一时钟信号 clkl，控制第一D触发器存储高位数据（由于折叠式共源共栅比较器的输出端Vout'必须要 经过反相器来增大输出摆幅，因此第一D触发器读入的数据要从第一D触发器的反相输出 端输出，以得到真实的数据1st)，当第一D触发器存储高位数据结束之后，控制逻辑电路控 制Vin与Vrefl进行下一步的比较，这时，如果Vin>Vrefl，则并行磁隧道结所产生的读取 电压只有VOO这种可能，所存储的低位数据为0,折叠式共源共栅比较器输出端Vout'输出 低电平，反相器输出端Vout输出高电平，如果VirKVrefl，则并行磁隧道结所产生的读取电 压只有VOl这种可能，所存储的低位数据为1，折叠式共源共栅比较器输出端Vout'输出高 电平，反相器输出端Vout输出低电平，当得到低位数据比较出来之后，时钟输出模块再生 成一个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数据(与高位的存储方法 相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这样读取电路就完成了 2bit数据的读取过程， (2) 当Vin〈Vref2时，并行磁隧道结所产生的读取电压只有两种可能（VII、V10)，故 并行磁隧道结中存储的高位数据为1，折叠式共源共栅比较器输出端Vout'输出高电平， 反相器输出端Vout输出低电平，然后，时钟输出模块产生一个时钟脉冲信号第一时钟信号 clkl，控制第一D触发器存储高位数据(与Vin>Vref2的情况相同，第一D触发器读入的数 据要从第一D触发器的反相输出端输出，以得到真实的数据1st)，当第一D触发器存储高位 数据结束之后，控制逻辑电路控制Vin与Vref3进行下一步的比较，如果Vin>Vref3,则并 行磁隧道结所产生的读取电压只有VlO这一种可能，所存储的低位数据为0,折叠式共源共 栅比较器输出端Vout'输出低电平，反相器输出端Vout输出高电平，如果Vin〈Vref3,则并 行磁隧道结所产生的读取电压只有Vll这一种可能，所存储的低位数据为1，折叠式共源共 栅比较器输出端Vout'输出高电平，反相器输出端Vout输出低电平，当得到低位的数据之 后，时钟输出模块再生成一个脉冲信号第二时钟信号clk2,控制第二D触发器存储低位数 据(与高位的存储方法相同，由第二D触发器的反相输出端输出所得到的低位数据2nd)，这 样读取电路就完成了 2bit数据的读取过程， 3、当两位的数据读取结束之后，CONT变为低电平，M14关断，M13关断，M12开启，Ml管 和M2管的栅极电压等于VDD，M1管和M2管截止，这时没有电流流过比较器，没有功耗产生， 整个读取电路不产生读取电流和比较器电流，进入待机的状态。
[0032] 本专利所采用的控制逻辑电路由图5所示。第一双向开关S1，第二S2分别为受高 位数据1st和第一时钟信号clkl控制的双向开关电路(双向开关的结构如图5中圆圈内所 示)，首先，CONT最先跳变为高电平，图3所示NMOS管(第十四MOS管M14)进入开启状态，产 生读取电压Vin，这时第一时钟信号clkl还为低电平，控制双向开关S2使得Vref与Vref2 相连，令Vin与Vref2进行比较，反相器输出比较结果，当反相器输出比较结果之后，第一时 钟信号clkl跳变到高电平，控制第一D触发器存储高位数据，并由反相输出端输出高位数 据1st，同时，第一时钟信号clkl控制第二双向开关S2使得Vref与Vref'相连，这时，高 位数据1st就可以通过控制第一双向开关Sl来选择相对应的参考电压（Vrefl或者Vref3) 与Vref'相连，当高位数据1st为高电平1时，第一双向开关SI的输出Vref'与Vref3相 连；当高位数据1st为低电平时，第一双向开关Sl使得Vref'与Vrefl相连，由此，本专利 所设计的控制逻辑电路就实现了读取电路的控制功能。
[0033] 为了减少读取电路的时钟输入端口，本专利采用如图6所示的时钟产生模块，图 中第三双向开关S3、第四双向开关S4与图5所示开关的结构相同，只需要提供CONT即可产 生第一时钟信号clkl与第二时钟信号clk2,当CONT为低电平时，CONT控制第三双向开关 S3和第四双向开关S4使得第一时钟信号clkl和第二时钟信号clk2与GND相连，这样当 CONT为低电平时，第一时钟信号clkl和第二时钟信号clk2可以迅速置为低电平，当CONT 为高电平时，控制第三双向开关S3和第四双向开关S4使得clkl和clk2分别与clkl'和 clk2'相连，第一延时电路BufferlBufferl的延迟时间小于第二延时电路Buffer2的延迟 时间，且第一延时电路Bufferl和第二延时电路Buffer2的延迟时间设置必须满足如下条 件：当CONT由