低电平跳变为高电平时，整个电路开始进行高位数据的比较，等高位数据的 比较结果Vout输出稳定后，第一延时电路Bufferl的延迟时间使得clkl'由低电平跳变为 高电平，clkl也由低电平跳变为高电平，控制第一D触发器存储高位数据；然后电路开始进 行低位数据的比较，只有等低位数据的比较结果Vout输出稳定后，第二延时电路Bufferf 的延迟作用使得clk2'由低电平跳变为高电平，clk2也由低电平跳变为高电平，控制第二D 触发器存储低位数据，这样，图6所示的电路就可以完成降低时钟输入端口数量的功能。
[0034] 本发明的所有电路都经过Cadence软件的仿真验证，采用Global Foundries 0. 18um的工艺进行设计，以一组典型的STT-RAM参数指标为例，采用60 y A的读取电流对所 设计的电路进行验证，四种状态的阻值和读取的电压值如表1所示。
【主权项】
1. 一种基于折叠式比较器的低功耗STT-RAM读取电路，其特征在于：包括折叠式共源 共栅比较器及与该折叠式共源共栅比较器连接的控制电路、并行磁隧道结、控制逻辑电路 和反相器，所述控制电路与所述并行磁隧道结连接，所述反相器还连接有第一D触发器和 第二D触发器，还包括一时钟输出模块，所述时钟输出模块的第一时钟信号输出端和第二 时钟信号输出端分别与所述第一D触发器和第二D触发器的时钟控制输入端连接；所述折 叠式共源共栅比较器包括第一至第十一MOS管，所述第一MOS管的源极和第二MOS管的源 极均连接至VDD端，所述第一MOS管的栅极连接第二MOS管的栅极，所述第一MOS管的漏极 和第二MOS管的漏极分别连接第三MOS管的源极和第四MOS管的源极，所述第三MOS管的 栅极和第四MOS管的栅极相连接，所述第三MOS管的漏极与第五MOS管的漏极相连接至第 七MOS管及第八MOS管的栅极，所述第四MOS管的漏极和第六MOS管的漏极相连接至所述 反相器的输入端，所述第五MOS管的栅极和第六MOS管的栅极相连接，所述第五MOS管的源 极和第六MOS管的源极分别连接第七MOS管的漏极和第八MOS管的漏极，所述第一MOS管 的漏极和第二MOS管的漏极还分别连接第十MOS管的漏极和第九MOS管的漏极，所述第九 MOS管的源极和第十MOS管的源极相连接至第十一MOS管的漏极，所述第十一MOS管的源极 与所述第七MOS管的源极和第八MOS管的源极相连接至地，所述第一MOS管的源极和第九 MOS管的栅极分别连接至并行磁隧道结的两端，所述第十MOS管的栅极连接至所述控制逻 辑电路；所述控制电路包括信号控制器、第十二至第十四MOS管，所述信号控制器的控制端 口与所述第十二至第十四MOS管的栅极连接，所述第十二MOS管的漏极与第十三MOS管的 漏极相连接至所述第一MOS管的栅极，所述第十二MOS管的源极连接至VDD端，所述第十四 MOS管的漏极连接至所述第九MOS管的栅极，所述第十四MOS管的源极接地。
2. 根据权利要求1所述的基于折叠式比较器的低功耗STT-RAM读取电路，其特征在 于：还包括一用于为所述控制逻辑电路提供外部参考电压的外部电压输出电路；所述控制 逻辑电路包括由第一D触发器反相输出信号和第一时钟信号控制的双向开关电路，所述双 向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第 十MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。
3. 根据权利要求2所述的基于折叠式比较器的低功耗读取电路，其特征在于：所述双 向开关电路的工作原理为：当第一时钟信号为低电平时，控制第十MOS管栅极与外部电压 输出电路的第二参考电压输出端连接，第九MOS管栅极采集的读取电压与所述第二参考电 压进行比较，并输出比较结果Vout' ；当第一时钟信号变为高电平，控制第一D触发器存储 高位数据，并由第一D触发器的反相输出端输出高位数据；当高位数据为高电平时，控制第 十MOS管栅极与外部电压输出电路的第三参考电压输出端连接；当高位数据为低电平时， 控制第十MOS管栅极与外部电压输出电路的第一参考电压输出端连接，从而达到读取电路 的控制功能。
4. 根据权利要求2所述的基于折叠式比较器的低功耗读取电路，其特征在于：所述时 钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一延 时电路和第二延时电路连接至所述信号控制器的控制端口，所述第三双向开关和第四双向 开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号 输出端的连接。
5. 根据权利要求4所述的基于折叠式比较器的低功耗读取电路，其特征在于：所述第 一延时电路的延迟时间小于第二延时电路的延迟时间；且所述第一延时电路的延迟时间与 第二延时电路的延迟时间满足：当整个电路进行高位数据的比较，输出比较结果Vout'，经 反相器输出的Vout稳定后，第一延时电路的延迟时间使得第一时钟信号由低电平变为高 电平，从而控制第一D触发器存储高位数据；当整个电路进行低位数据的比较，输出比较结 果Vout'，经反相器输出的Vout稳定后，第二延时电路的延迟时间使得第二时钟信号由低 电平变为高电平，从而控制第二D触发器存储低位数据。
6. 根据权利要求1所述的基于折叠式比较器的低功耗读取电路，其特征在于：所述并 行磁隧道结包括两层铁磁层和夹杂于两层铁磁层之间的一氧化镁氧化层，其中底层的铁磁 层为参考层，具有固定磁向；顶层的铁磁层为自由层，所述自由层通过转变电流改变磁向； 所述自由层由独立控制磁向的软区和硬区组成，所述软区和硬区的磁向有四种组合，使得 所述并行磁隧道结具有四种电阻状态；所述四种电阻状态的阻值关系为：Rll>RlO>ROl >R00,其中R11、R10、R01、R00分别为并行磁隧道结的存储数据为11、10、01、00所对应的 电阻阻值。
7. -种基于权利要求4所述的折叠式比较器的低功耗读取电路的控制方法，其特征在 于：包括如下步骤， 步骤Sl:通过控制电路的信号控制器的控制端口输出高电平，使得第十二MOS管截止， 第十三至第十四MOS管导通，读取电路进入工作状态，并产生读取电压； 步骤S2:采集该读取电压并与第二参考电压比较，判断并获得并行磁隧道结所存储的 高位数据，存入第一D触发器中； 步骤S3 :根据读取电压与第二参考电压的比较结果，控制读取电压与外部电压输出电 路输出的第一参考电压或第三参考电压进行比较，并判断并行磁隧道结所存储的低位数 据，存入第二D触发器中； 步骤S4 :由第一D触发器及第二D触发器的反相输出端输出的数据即为并行磁隧道结 中存储数据的高低位数据，由此完成并行磁隧道结存储数据的读取； 步骤S5 :通过控制电路的信号控制器的控制端口输出低电平，使得第十二MOS管导通， 第十三至第十四MOS管截止，读取电路进入待机状态。
【专利摘要】本发明涉及一种基于折叠式比较器的低功耗读取电路及控制方法。所述读取电路，包括折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的控制电路、并行磁隧道结、控制逻辑电路和反相器，所述控制电路与所述并行磁隧道结连接，所述反相器还连接有第一D触发器和第二D触发器，还包括一时钟输出模块，所述时钟输出模块的第一时钟信号输出端和第二时钟信号输出端分别与所述第一D触发器和第二D触发器的时钟控制输入端连接。本发明提供的读取电路可以有效的提高读取速度，同时通过增加控制电路，节省了待机时工作电路的功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。
【IPC分类】G11C11-16
【公开号】CN104795093
【申请号】CN201510189801
【发明人】魏榕山, 刘德鑫, 林心禹, 于静, 王珏, 张泽鹏
【申请人】福州大学
【公开日】2015年7月22日
【申请日】2015年4月21日