入端分配了 256位(256bitX8 = I区段)。图2所示的行选择电路170将程序化动作时收到的行位址信息Ay进行解码，根据该解码结果来选择输入至外部输出入端P-O?P-7的数据所要载入的区段。图7显示了外部输出入端P-O?p-7所接收的数据根据行位址信息Ay而载入区段O的例子。图8显示了外部输出入端P-O?P-7所接收的数据根据行位址信息Ay而载入区段7的例子。
[0083]程序化动作时，输出入端110-0?110-7通过切换电路114的导通，将程序化数据分别输出至分页缓冲/感测电路160及ECC电路/写入电路120A。此时，驱动信号TG被驱动至L位准，传送电路200不传送惯用领域300的写入数据。
[0084]在显示于此的例子中，ECC电路/写入电路120A包括用来写入错误修正符号的写入电路。较佳的是ECC电路能够对与惯用领域300的I个区段相等位组数目的数据进行ECC计算。惯用领域300的I个区段有256位组的话，ECC电路对256位组的数据进行ECC计算，产生其错误修正符号。
[0085]ECC电路/写入电路120A将产生的错误修正符号写入备用领域310中对应的区段的领域313或314。在图7所示的例子中，程序化数据Di载入惯用领域300的区段0，因此错误修正符号被写入到备用O中储存区段O的运算位的领域313。在图8所示的例子中，程序化数据Di载入惯用领域300的区段7，因此错误修正符号被写入到备用3中储存区段7的运算位的领域314。
[0086]图9显示备用领域310的数据的ECC处理的例子。对惯用领域300的各区段完成ECC处理后，接着对备用领域310的各区段进行ECC处理。要对包含于备用领域310的I个区段内的哪一个数据进行ECC处理是任意的，但本例子中假设对领域312至领域314的数据进行ECC处理。因此，传送电路200将备用O中的领域312至领域314的数据传送到ECC电路/写入电路120A。然后，经ECC处理而产生的错误修正符号被ECC电路/写入电路120A写入备用O中的领域315。对于其他的备用I至备用3也进行同样的处理。
[0087]图10显示已知的ECC处理的流程，图11显示本实施例的ECC处理的流程。首先，说明已知的ECC处理动作。从外部控制器对快闪存储器10供给外部控制信号、指令数据、位址数据及程序化数据。控制器140根据外部控制信号及指令数据而开始程序化动作。
[0088]当程序化数据(输入数据Di)通过外部输出入端及输出入缓冲器110载入分页缓冲/感测电路160后(S100)，在控制器140的控制下程序化程序开始(S102)。被保持于分页缓冲/感测电路160的区段O的数据通过传送电路200传送到ECC电路120(S104)。接着，ECC电路120执行ECC计算(S106)，并将在此产生运算位写入分页缓冲/感测电路160的备用领域310(S108)。
[0089]接着，由控制器14判定是否有ECC未处理的区段(SllO)。这样一来，分页缓冲/感测电路160的全部区段的数据都进行ECC处理，每个区段的运算位写入备用领域310中对应的区段的领域313、314。NAND型快闪存储器以页为单位进行程序化，但输入的程序化数据的大小不一定要等于一页，也就是，不一定要等于图7所示的惯用领域300的8个区段的大小。例如，程序化数据的大小能够是I个区段的大小。通常从程序化干扰的观点来看，允许连续地程序化同一页的次数(NOP (Number of Program))有所限制，能对应此NOP分割I页的数据来进行程序化。NOP为4时，I页的数据可分为例如2个区段、I个区段、3个区段、2个区段输入快闪存储器10。
[0090]惯用领域的ECC处理结束后，接着进行备用领域的ECC处理。如图9所示，备用领域310的备用O的数据通过传送电路200传送到ECC电路/写入电路120A(S112)。在此进行ECC处理后(S114)，产生的运算位通过写入电路写入备用O的领域315(S116)。判断是否有ECC未处理的区段(S118)，若有的话则重复步骤S112至S116。这样一来，备用领域310的全部区段都进行了 ECC处理。当保持于分页缓冲/感测电路160的惯用领域300及备用领域310的全部数据的ECC处理结束后，保持于分页缓冲/感测电路160的数据载入存储器阵列中被选择的分页。
[0091]另一方面，本实施例的快闪存储器10中，如图11所示，程序化数据载入分页缓冲/感测电路160及ECC电路/写入电路120A(S200)。载入完成后，开始程序化程序(S202)。
[0092]当程序化数据的载入一结束，ECC电路/写入电路120A进行ECC处理(S204)，产生的运算位被ECC电路/写入电路120A写入备用领域310的领域313。假设程序化数据从区段O载入至区段7为止的话，从区段O至区段7为止的程序化数据的ECC计算会连续地进行，并且产生的运算位会写入备用领域310中对应的区段的领域313或314。
[0093]当从外部输出入端的程序化数据的输入一结束，备用领域310的备用O的ECC处理开始。备用领域310的ECC处理与图10所示的已知方法相同，故省略说明。
[0094]根据本实施例，程序化动作时，将从外部输出入端输入的程序化数据并列地输入分页缓冲/感测电路160及ECC电路/写入电路120A双方，因此不需要已知技术从分页缓冲/感测电路160往ECC电路/写入电路120A传送程序化数据的动作，能够省略该动作所需要的时间。因此，能够提早对程序化数据进行ECC处理的开始时间。最终的结果就是能够缩短将程序化数据程序化至选择的页的时间。
[0095]以上虽详细说明本发明的实施例，但本发明并不限定于上述的实施例，只要符合权利要求书内所记载的权利要求，本发明包括各种变形及变更。
【主权项】
1.一种半导体存储装置，其特征在于，所述存储装置包括: 存储器阵列； 数据保持元件，保持从所述存储器阵列读出的数据，或者是保持要写入所述存储器阵列的数据； 输入元件； 错误检测修正元件，进行数据的错误检测修正； 供给元件，将来自所述输入元件的输入数据并列地供给至所述数据保持元件及所述错误检测修正元件；以及 写入元件，将所述错误检测修正元件处理来自所述供给元件的数据而产生的错误修正符号写入所述数据保持元件。2.根据权利要求1所述的半导体存储装置，其特征在于，所述存储装置还包括: 程序化元件，当元件所述错误修正符号写入所述数据保持元件后，将保持于所述数据保持元件的数据程序化至存储器阵列。3.根据权利要求2所述的半导体存储装置，其特征在于，所述程序化元件进行程序化时，所述供给元件将输入所述输入元件的数据供给至所述错误检测修正元件。4.根据权利要求1所述的半导体存储装置，其特征在于，当所述数据保持元件分割为多个区段时，所述供给元件将区段单位的数据提供至所述错误检测修正元件，所述错误检测修正元件以进行区段单位的数据的错误检测修正。5.根据权利要求1所述的半导体存储装置，其特征在于，所述半导体储存装置还包括: 数据传送元件，设置于所述数据保持元件及所述错误检测修正元件之间； 其中所述数据传送元件会在读出动作进行时将保持于所述数据保持元件的数据传送至所述错误检测修正元件，在程序化动作进行时不会将保持于所述数据保持元件的数据传送至所述错误检测修正元件。6.根据权利要求1所述的半导体存储装置，其特征在于，所述半导体储存装置还包括: 控制元件，根据来自外部的指令控制程序化动作及读出动作。7.根据权利要求6所述的半导体存储装置，其特征在于，所述数据传送元件被所述控制元件所控制。8.根据权利要求1所述的半导体存储装置，其特征在于，所述半导体存储器阵列是NAND型存储阵列。9.一种NAND型快闪存储器的程序化方法，其特征在于，所述程序化方法包括: 将从外部端输入的程序化数据并列地载入分页缓冲器及错误检测修正电路； 将所述错误检测修正电路产生的错误修正符号连结到所述程序化数据，写入所述分页缓冲器；以及 将保持于分页缓冲器的程序化数据及所述错误修正符号程序化至存储器阵列中被选择的分页。10.根据权利要求9所述的NAND型快闪存储器的程序化方法，其特征在于，所述程序化方法还包括: 根据外部输入的指令来判定是否为程序化动作；以及 当判定为程序化动作时，将所述外部端输入的程序化数据载入所述错误检测修正电I
【专利摘要】本发明提供一种半导体存储装置及NAND型快闪存储器的程序化方法，具体包括存储器阵列100、分页缓冲/感测电路160、连接至外部输出入端的输出入缓冲器110、进行数据的错误检测修正的ECC电路120。程序化动作中，输出入缓冲器110将程序化数据并列地载入分页缓冲/感测电路160及ECC电路120。ECC电路120将ECC计算后产生的运算位写入分页缓冲/感测电路160的备用领域。ECC处理结束后，保持于分页缓冲/感测电路160的数据程序化至选择的分面。
【IPC分类】G11C29/42
【公开号】CN104916332
【申请号】CN201410621476
【发明人】山内一贵
【申请人】华邦电子股份有限公司
【公开日】2015年9月16日
【申请日】2014年11月6日
【公告号】US20150261605