非易失性半导体存储装置的制造方法
【专利说明】非易失性半导体存储装置
[0001][相关申请案]
[0002]本申请案享受以日本专利申请2014-49430号(申请日:2014年3月12日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本实施方式涉及一种非易失性半导体存储装置。
【背景技术】
[0004]近年来，大量开发出将存储单元纵向积层配置的三维非易失性半导体存储装置。
【发明内容】
[0005]本实施方式提供一种可使读出动作成为高可靠性的非易失性半导体存储装置。
[0006]根据一实施方式，非易失性半导体存储装置包含多个区块、多个存储串、多个位线接点、多个位线、及控制部。多个区块是在与基板平行的平面内，沿着第I方向延伸，并排设于与第I方向交叉的第2方向，由绝缘层与导电层交替重复地积层形成。多个存储串具有存储单元，该存储单元是在与第I及第2方向交叉的第3方向贯通多个区块的各者，在内侧部设有半导体柱，在外侧部设有存储层，且该存储单元是在第3方向由多个存储单元晶体管所积层形成。多个位线是连接于存储串，在第2方向并排设置。控制部进行如下控制，即，以并排设置的L条的位线为单位，依次读出连接于位线的存储单元的数据，其中，L为3以上的整数。
【附图说明】
[0007]图1是表示第I实施方式的存储单元阵列与感测放大器的框图。
[0008]图2是表示图1的区域A中的区块的示意图。
[0009]图3是沿着图2的A-A线的剖视图。
[0010]图4是沿着图2的B-B线的剖视图。
[0011]图5是第I实施方式的区块的等效电路图。
[0012]图6是表示第I实施方式的存储串的电路图。
[0013]图7是表示第I实施方式的非易失性半导体存储装置的框图。
[0014]图8是表示第I实施方式的感测放大器与位线驱动器的电路图。
[0015]图9(a)及(b)是表示第I实施方式的以由4连锯齿邻接的3根位线为单位读出数据的情况下的示意图。
[0016]图10(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。
[0017]图11(a)及(b)是表示以由4连锯齿邻接的2根位线为单位读出数据的第I比较例的情况的不意图。
[0018]图12(a)是表示第I比较例中的读出位线BLev时产生的位线接点电容的图，(b)是表示第I比较例中的读出位线BLod时产生的位线接点电容的图。
[0019]图13是比较本实施方式与第I比较例中的位线接点电容的图。
[0020]图14是表示第I实施方式的连接于位线的存储单元的数据读出动作的时序图。
[0021]图15是表示图1的区域A中的第I变形例的区块的示意图。
[0022]图16是表示第2变形例的存储单元阵列的框图。
[0023]图17是表示图16的区域B及区域C中的区块的示意图。
[0024]图18是表示第2实施方式中的以由4连锯齿邻接的3根位线为单位读出数据的情况的示意图。
[0025]图19(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。
[0026]图20是表示以由4连锯齿邻接的2根位线为单位读出数据的第2比较例的情况的示意图。
[0027]图21 (a)是表示第2比较例中的读出位线BLev时产生的位线接点电容的图，(b)是表示第2比较例中的读出位线BLod时产生的位线接点电容的图。
[0028]图22是比较本实施方式与第2比较例的位线接点电容的图。
[0029]图23 (a)及(b)是表示第3实施方式中的以由4连锯齿邻接的4根位线为单位读出数据的情况的示意图。
[0030]图24(a)是表示本实施方式中的读出位线BLa时产生的位线接点电容的图，(b)是表示本实施方式中的读出位线BLb时产生的位线接点电容的图，(c)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图，(d)是表示本实施方式中的读出位线BLc时产生的位线接点电容的图。
[0031]图25(a)及(b)是表示以由4连锯齿邻接的2根位线为单位读出数据的第3比较例的情况的不意图。
[0032]图26(a)是表示第3比较例中的读出位线BLev时产生的位线接点电容的图，(b)是表示第3比较例中的读出位线BLod时产生的位线接点电容的图。
[0033]图27是比较实施方式与第3比较例的位线接点电容的图。
[0034]图28是表不第3变形例的4连银齿的区块的不意图。
[0035]图29是表示以由3连锯齿邻接的3根位线为单位读出数据时的第4变形例的示意图。
[0036]图30是表示以由4连锯齿邻接的4根位线为单位读出数据的第5变形例的情况的示意图。
[0037]图31是表示图1的区域A中的第6变形例的区块的示意图。
[0038]图32是表示图1的区域A中的第7变形例的区块的示意图。
【具体实施方式】
[0039]下面，一边参照附图一边对本发明的实施方式进行说明。在非易失性半导体存储装置中，若考虑存储器芯片的容量、页长、区块大小等，则有效的是将存储串呈锯齿状配置。在存储串为锯齿状的情况下，会受到因邻接的位线接点彼此的电容产生的噪音。若接收的噪音的量增加，则存在产生读出动作的可靠性下降、读出时间的长时间化等问题。
[0040]实施方式的非易失性半导体存储装置是将包含例如由存储单元晶体管纵向积层形成的存储单元的存储串呈锯齿状配置而成的三维非易失性半导体存储装置。此外，并不限定于该情况。
[0041](第I实施方式)
[0042]首先，参照附图对第I实施方式的非易失性半导体存储装置进行说明。图1是表示存储单元阵列与感测放大器的框图。图2是表示图1的区域A中的区块的示意图。图3是沿着图2的A-A线的剖视图。图4是沿着图2的B-B线的剖视图。在本实施方式中，将多个存储串以K连(其中，K为3以上的整数)配置成锯齿状，以邻接的L根(其中，L为3以上的整数)的位线为单位，依次读出连接于位线的存储单元的数据。具体来说，以K的值为4、L的值为3的情况为例进行说明。
[0043]如图1所示，存储单元阵列I包含区块BLKO至BLKs。区块BLKO至BLKs沿着X方向(第I方向)延伸，且在Y方向(第2方向)并排设置。选择栅极线SGS0、字线WLO至WLm、选择栅极线S⑶O连接于区块BLKO。选择栅极线SGSl、字线WLO至WLm、选择栅极线S⑶I连接于区块BLK1。选择栅极线SGS2、字线WLO至WLm、选择栅极线S⑶2连接于区块BLK2。选择栅极线SGSs、字线WLO至WLm(其中，m为2以上的整数)、选择栅极线SOTs连接于区块BLKs。
[0044]位线BLO至BLn沿着Y方向(第2方向)延伸，且在X方向(第I方向)并排设置。位线BLO至BLn(其中，η为2以上的整数)将区块BLKO至BLKs的各者与感测放大器2之间连接。感测放大器2读出连接于位线BL的存储单元MC的数据。
[0045]如图2所示，例如，在区块BLKO与区块BLK1，多个存储串MS以4连配置成锯齿状。多个存储串MS具有相同形状，经由位线接点BLCO或位线接点BLCl而连接于位线BL。位线接点BLCO相对于X方向(第I方向)而设于一侧(例如图中左侧)。位线接点BLCl相对于X方向(第I方向)而设于另一侧(例如图中右侧)。此外，关于相对于X方向(第I方向)设于一侧(例如图中左侧)、相对于X方向(第I方向)设于另一侧(例如图中右侧)的表述在实施方式中相同，因此以下省略关于(例如图中左侧)、(例如图中右侧)的表述。
[0046]具体来说，位线BLO (第I位线)是经由位线接点BLCO (第I位线接点)，相对于Y方向(第2方向)从一侧(例如图中上侧)观察时连接于第I个存储串MS0。此外，关于相对于Y方向(第2方向)一侧(例如图中上侧)的记载于实施方式中相同，因此以下省略关于(例如图中上侧)的表述。位线BLl (第2位线)是经由位线接点BLCl (第2位线接点)，相对于Y方向(第2方向)从一侧观察时连接于第3个存储串MSI。位线BL2(第3位线)是经由位线接点BLCO(第I位线接点)，相对于Y方向(第2方向)从一侧观察时连接于第2个存储串MS2。位线BL3 (第4位线)是经由位线接点BLCl (第2位线接点)，相对于Y方向(第2方向)从一侧观察时连接于第4个存储串MS3。此外，位线BL4(第5位线)及以后的位线重复具有相同的配置形状，因此省略说明。
[0047]如图3所不,半导体层12设于娃基板11的第一主面上。半导体层12具有与娃基板11不同的导电型。于此，半导体层12是连接于源极线SL。存储串MSO与存储串MS4是在X方向(第I方向)上相互隔开地配置。存储串MSO与存储串MS4设于半导体层12的第一主面上，且在图中的Z方向(第3方向)贯通作为积层体的区块BLK0。
[0048]在存储串MSO与存储串MS4的周围，在半导体层12上积层形成有绝缘层13、导电层14、绝缘层15、导电层16、...、绝缘层15、导电层16、绝缘层17、导电层18、绝缘层19。存储串MSO与存储串MS4在内侧部设有半导体柱SEL，在外侧部设有存储层ML。存储层ML是由具有例如捕获电荷的0N0(氧化膜-氮化膜-氧化膜)结构的多个绝缘膜构成。
[0049]存储串MSO与存储串MS4于Z方向(第3方向)形成有选择晶体管STS、由存储单元晶体管积层形成的存储单元MC、及选择晶体管STD。选择晶体管STS是具有导电体层14成为栅极电极的MONOS结构的晶体管。存储单元晶体管是具有导电体层16成为栅极电极的MONOS结构的晶体管。选择晶体管STD是具有导电体层18成为栅极电极的MONOS结构的晶体管。
[0050]在绝缘层20埋设有位线接点BL0。存储串MSO是经由位线接点BLCO而连接于位线BL0。存储串MS4是经由位线接点BLCO而连接于位线BL4。
[0051]如图4所示，在绝缘层20埋设有位线接点BL1。存储串MSl是经由位线接点BLCl而连接于位线BLl。存储串MS5是经由位线接点BLCl而连接于位线BL5。
[0052]图5是区块的等效电路图。图6是表7]^存储串的电路图。图7是表7]^非易失性半导体存储装置的框图。图8是表示感测放大器与位线驱动器的电路图。
[0053]如图5所示，区块BLK是在与硅基板11及半导体层12平行的平面内，沿着X方向延伸，且在Y方向并排设置。
[0054]如图6所示，存储串MC是由选择晶体管STS、存储单元MC、及选择晶体管STD构成。选择晶体管STS是由栅极连接于选择栅极线SGS。存储单元晶体管MCTO是由栅极连接于字线WL0。存储单元晶体管MCTl是由栅极连接于字线WLl。存储单元晶体管MCT2是由栅极连接于字线WL2。存储单元晶体管MCTm是由栅极连接于字线WLm。选择晶体管STD是由栅极连接于选择栅极线S⑶。
[0055]如图7所示，非易失性半导体存储装置90包含存储单元阵列1、感测放大器2、行解码器、及电压产生电路5。非易失性半导体存储装置90是三维NAND闪速存储器。