半导体存储装置的制造方法
【专利说明】半导体存储装置
[0001][相关申请案]
[0002]本申请案享受以日本专利申请案2014-51934号(申请日:2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体存储装置。
【背景技术】
[0004]存储单元呈三维排列而成的NAND型闪速存储器已为众所周知。
【发明内容】
[0005]本发明提供一种能够提高动作性能的半导体存储装置。
[0006]实施方式的半导体存储装置包括:第一及第二存储单元，积层在半导体基板的上方；第三及第四存储单元，积层在第一及第二存储单元的上方；第一至第四字线，分别电连接于第一至第四存储单元的栅极；以及行解码器，对第一至第四字线施加电压。行解码器在对第一存储单元进行写入动作时，向第一字线施加第一编程电压，在对第二存储单元进行写入动作时，向第二字线施加所述第一编程电压。而且，行解码器在对第三存储单元进行写入动作时，向第三字线施加第二编程电压，在对第四存储单元进行写入动作时，向第四字线施加第二编程电压。并且，第二编程电压的电压高于第一编程电压的电压。
【附图说明】
[0007]图1是第一实施方式的存储系统的框图。
[0008]图2是第一实施方式的半导体存储装置的框图。
[0009]图3是第一实施方式的存储单元阵列的电路图。
[0010]图4是第一实施方式的NAND串的一例的剖视图。
[0011]图5是表不第一实施方式的存储单兀的一例的阈值分布的曲线图。
[0012]图6是第一实施方式的感应放大器及源极线控制电路的电路图。
[0013]图7是第一实施方式的写入动作的流程表。
[0014]图8是第一实施方式的NAND串的电路图。
[0015]图9是第一实施方式的NAND串的电路图。
[0016]图10是第一实施方式的写入动作时的时序图。
[0017]图11是第一实施方式的字线电压的时序图。
[0018]图12是第一实施方式的NAND串的一例的剖视图。
[0019]图13是表示第一实施方式的存储孔直径与编程电压相对于字线的位置的关系的曲线图。
[0020]图14是表示第一实施方式的编程电压相对于字线的位置的关系的曲线图。
[0021]图15是表示第二实施方式的存储单元的一例的阈值分布的曲线图。
[0022]图16是表示第二实施方式的写入时的阈值分布的变化的曲线图。
[0023]图17是第二实施方式的写入动作的流程表。
[0024]图18是第二实施方式的写入动作时的时序图。
[0025]图19是第二实施方式的写入动作时的时序图。
[0026]图20是表示第二实施方式的检测动作的概念的图表。
[0027]图21是表示第二实施方式的检测电压相对于字线的位置的关系的曲线图。
[0028]图22(a)-图22(c)是第二实施方式的变化例的写入动作时的时序图。
[0029]图23(a)、图23(b)是第二实施方式的变化例的写入动作时的时序图。
[0030]图24是表示第三实施方式的存储孔直径与编程电压相对于字线的位置的关系的曲线图。
[0031]图25是表示第三实施方式的VPASS与VPGM相对于字线的位置的关系的图表。
[0032]图26是表示第三实施方式的VPASS与VPGM相对于字线的位置的关系的图表。
[0033]图27是表示第三实施方式的VPASS与VPGM相对于字线的位置的关系的图表。
[0034]图28是第四实施方式的NAND串的剖视图。
[0035]图29是表示第四实施方式的存储孔直径与编程电压相对于字线的位置的关系的曲线图。
[0036]图30是表示第四实施方式的存储孔直径与VPASS相对于字线的位置的关系的图表。
[0037]图31是表示第四实施方式的变化例的存储孔直径与VPASS相对于字线的位置的关系的图表。
[0038]图32是第四实施方式的变化例的NAND串的剖视图。
[0039]图33是第五实施方式的第一例的NAND串的剖视图。
[0040]图34是第五实施方式的第二例的NAND串的剖视图。
[0041]图35是第五实施方式的第三例的NAND串的剖视图。
[0042]图36是第五实施方式的第四例的NAND串的剖视图。
[0043]图37是第六实施方式的第一例的存储单元阵列的电路图。
[0044]图38是第六实施方式的第一例的存储单元阵列的立体图。
[0045]图39是第六实施方式的第一例的存储单元阵列的俯视图。
[0046]图40是沿着图39中的40-40线的剖视图。
[0047]图41是沿着图39中的41-41线的剖视图。
[0048]图42是沿着图39中的42_42线的剖视图。
[0049]图43是第六实施方式的读出动作的时序图。
[0050]图44是第六实施方式的写入动作的时序图。
[0051]图45是第六实施方式的第二例的存储单元阵列的立体图。
[0052]图46是第六实施方式的第二例的存储单元阵列的俯视图。
[0053]图47是沿着图46中的47_47线的剖视图。
[0054]图48是沿着图46中的48_48线的剖视图。
【具体实施方式】
[0055]下面，参照附图对实施方式进行说明。另外，在下面的说明中，对于具有相同功能及构成的构成要素，附加共用的参照符号。
[0056]1.第一实施方式
[0057]对第一实施方式的半导体存储装置进行说明。下面，列举在半导体基板的上方积层存储单元而成的三维积层型NAND型闪速存储器作为半导体存储装置而进行说明。
[0058]1.1 构成
[0059]1.1.1存储系统的构成
[0060]首先，使用图1，对本实施方式的包含半导体存储装置的存储系统的构成进行说明。图1是本实施方式的存储系统的框图。
[0061]如图所示，存储系统I包括NAND型闪速存储器100及控制器200。可以通过将控制器200及NAND型闪速存储器100例如组合而构成一个半导体装置，作为其例，可列举如SD?卡般的存储卡、及SSD (solid state drive,固态硬盘)等。
[0062]NAND型闪速存储器100包括多个存储单元，非易失地存储数据。NAND型闪速存储器100的详细构成在下文中叙述。
[0063]控制器200对来自外部的主机机器的命令作出应答，而对NAND型闪速存储器100发出读出、写入、删除等命令。而且，控制器200管理NAND型闪速存储器100中的存储空间。
[0064]控制器200包括:主机接口电路210、内部存储器(RAM (Random Access Memory,随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理单元))230、缓冲存储器 240、NAND 接口电路 250、及 ECC (Error Correct1n Code，错误校正码)电路 260。
[0065]主机接口电路210经由控制器总线与主机机器连接，操纵与主机机器的通信。并且，将从主机机器接收到的命令及数据分别传送给CPU230及缓冲存储器240。而且，对CPU230的命令作出应答，将缓冲存储器240内的数据传送给主机机器。
[0066]NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，操纵与NAND型闪速存储器100的通信。并且，将从CPU230接收到的命令传送给NAND型闪速存储器100，而且，在进行写入时，将缓冲存储器240内的写入数据传送给NAND型闪速存储器100。进而，在进行读出时，将从NAND型闪速存储器100读出的数据传送给缓冲存储器240。
[0067]CPU230控制整个控制器200的动作。例如，CPU230在从主机机器接收到写入命令时，对该命令作出应答，并发布基于NAND接口的写入命令。在读出及删除时也相同。而且，CPU230执行耗损平均等用以对NAND型闪速存储器100进行管理的各种处理。进而，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。
[0068]ECC 电路 260 执行数据的错误订正(ECC, Error Checkingand Correcting,错误检查与校正)处理。也就是说，ECC电路260在进行数据写入时基于写入数据产生奇偶性，在进行数据读出时根据奇偶性产生校正子而检测错误，并订正该错误。另外，CPU230也可以具有ECC电路260的功能。
[0069]内部存储器220例如为DRAM (Dynamic Random Access Memory,动态随机存取存储器)等半导体存储器，被用作CPU230的作业区域。并且，内部存储器220保持用来管理NAND型闪速存储器100的固件、及各种控制表等。
[0070]1.1.2半导体存储装置的构成
[0071]接下来，对NAND型闪速存储器100的构成进行说明。
[0072]1.1.2.1半导体存储装置的整体构成
[0073]图2是本实施方式的NAND型闪速存储器100的框图。如图所示，NAND型闪速存储器100大致包括核心部110及周边电路120。
[0074]核心部110包括:存储单元阵列111、行解码器112、感应放大器113以及源极线控制电路114。
[0075]存储单元阵列111包括多个区块BLK(BLK0、BLKl、BLK2...)，这些区块BLK是分别与字线及比特线相关联的多个非易失性存储单元的集合。区块BLK是数据的删除单位，同一区块BLK内的数据被统一删除。各区块BLK包括多个串单元串单元SU是串列连接有存储单元的NAND串115的集合。当然，存储单元阵列111内的区块数、以及一个区块BLK内的串单元数为任意。
[0076]行解码器112对区块地址及页面地址进行解码，并且选择对应的区块的任一条字线。并且，行解码器112向选择字线及非选择字线施加适当的电压。
[0077]感应放大器113在进行数据读出时，对从存储单元读出到比特线的数据进行感测或放大。而且，在进行数据写入时，将写入数据传送给存储单元。数据对存储单元阵列111的读出及写入是以多个存储为单位进行，该单元为页。
[0078]源极线控制电路114在进行数据读出时或进行删除时等施加给源极线。
[0079]周边电路120包括:定序器121、电荷泵122、寄存器123及驱动器124。
[0080]驱动器124将写入数据、读出数据及删除数据所需的电压供给给行解码器112、感应放大器113以及源极线控制电路114。这些电压通过行解码器112、感应放大器113及源极线控制电路114而施加给存储单元(下述字线、选择栅极线、背栅线、比特线及源极线)。
[0081]电荷泵122将从外部赋予的电源电压升高，并将所需的电压供给到驱动器124。
[0082]寄存器123保持各种信号。例如，寄存器123保持数据的写入或删除动作的状态，由此向控制器通知动作是否已正常完成。或者，寄存器123也可以保持各种表。
[0083]定序器121控制整个NAND型闪速存储器100的动作。例如，定序器121在进行写入时控制赋予给字线的编程电压。也就是说，如果从控制器200接收地址信号，则定序器121根据地址信号，从多个编程电压中选择供给哪一个电压，并将该选择信号输出到电荷泵122。电荷泵122从多个编程电压中，将与所述选择信号对应的编程电压供给到驱动器124。驱动器124将所接收到的编程电压输出到行解码器112。
[0084]1.1.2.2存储单元阵列111
[0085]接下来，对所述存储单元阵列111的详细构成进行说明。图3是任一个区块BLK的电路图，其他区块BLK也具有相同的构成。
[0086]如图所示，区块BLK包含例如四个串单元SU(SU0?SU3)。而且，各个串单元SU包含多个NAND串115。
[0087]各个NAND串115包含例如8个存储单元晶体管MT (ΜΤ0?MT7)、选择晶体管ST1、ST2、以及背栅极晶体管BT。存储单元晶体管MT包括包含控制栅极及电荷存储层的积层栅极，非易失地保持数据。另外，存储单元晶体管MT的个数并不限定于8个，也可以为16个或32个、64个、128个等，其数量并无限定。背栅极晶体管BT也与存储单元晶体管MT同样地包括包含控制栅极及电荷存储层的积层栅极。但是，背栅极晶体管BT并非用来保持数据的晶体管，在写入数据、读出数据及删除数据时，仅作为电流路径而发挥功能。存储单元晶体管MT及背栅极晶体管BT以其电流路径被串列连接的方式配置在选择晶体管ST1、ST2之间。另外，背栅极晶体管BT设置在存储单元晶体管MT3与MT4之间。该串列连接的一端侧的存储单元晶体管MT7的电流路径与选择晶体管STl的电流路径的一端连接，另一端侧的存储单元晶体管MTO的电流路径与选择晶体管ST2的电流路径的一端连接。
[0088]串单元SUO?SU3各自的选择晶体管STl的栅极分别共用地连接于选择栅极线S⑶O?S⑶3，选择晶体管ST2的栅极分别共用地连接于选择栅极线SGSO?SGS3。相对于此，位于相同区块BLKO内的存储单元晶体管MTO?MT7的控制栅极分别共用地连接于字线WLO?WL7，背栅极晶体管BT的控制栅极共用地连接于背栅线BG (在区块BLKO?BLK2中，分别为BGO?BG2)。
[0089]也就是说，字线WLO?WL7及背栅线BG是在相同区块BLKO内的多个串单元SUO?SU3之间共用地连接，相对于此，选择栅极线S⑶、SGS即便位于相同区块BLKO内，也独立于每个串单元SUO?SU3。
[0090]而且，在存储单元阵列111内呈矩阵状配置的NAND串115中的位于同一列的NAND串115的选择晶体管STl的电流路径的另一端共用地连接于任一条比特线BL(BL0?BL(L-1), (L-1)为大于等于I的自然数)。也就是说，比特线BL在多个区块BLK之间共用地连接NAND串115。而且，选择晶体管ST2的电流路径的另一端共用地连接于源极线SL。源极线SL在例如多个区块之间，共用地连接NAND串115。
[0091]如上所述，位于相同区块BLK内的存储单元晶体管MT的数据被统一删除。相对于此，读出数据及写入数据是针对任一个区块BLK的任一个串单元SU中的与任一条字线WL共用地连接的多个存储单元晶体管MT而统一进行。将该单位称为“页”。
[0092]关于存储单元阵列111的构成，例如记载在“三维积层非易失性半导体存储器”的2009年3月19日申请的美国专利申请案12/407，403号中。而且，记载在“三维积层非易失性半导体存储器”的