非易失性半导体存储装置的制造方法
【专利说明】非易失性半导体存储装置
[0001][相关申请案]
[0002]本申请案享受以日本专利申请案2014-52746号(申请日:2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种非易失性半导体存储装置。
【背景技术】
[0004]存储单元呈三维排列而成的NAND(Not AND，与非)型闪速存储器已众所周知。
【发明内容】
[0005]本发明提供一种能够提高动作可靠性的非易失性半导体存储装置。
[0006]实施方式的非易失性半导体存储装置包括:第一存储单元；第二存储单元，其积层在所述第一存储单元的上方；第三存储单元，其积层在所述第二存储单元的上方；第四存储单元，其积层在所述第三存储单元的上方；第一字线，其电连接于所述第一存储单元的栅极；第二字线，其电连接于所述第二存储单元的栅极；第三字线，其电连接于所述第三存储单元的栅极；第四字线，其电连接于所述第四存储单元的栅极；以及控制部，其对所述第一存储单元至所述第四存储单元统一进行删除动作；并且所述控制部在进行删除动作时，将第一电压施加给所述第一字线，将比所述第一电压高的第二电压施加给所述第二字线，将第三电压施加给所述第三字线，将比所述第三电压高的第四电压施加给所述第四字线，并且所述第三电压比所述第二电压高。
【附图说明】
[0007]图1是第一实施方式的存储系统的框图。
[0008]图2是第一实施方式的非易失性半导体存储装置的框图。
[0009]图3是第一实施方式的存储单元阵列的电路图。
[0010]图4是第一实施方式的存储单元阵列的剖视图。
[0011]图5是表示第一实施方式的存储单元晶体管的阈值分布的曲线图。
[0012]图6是表示第一实施方式的存储系统的验证动作时所使用的区域的图。
[0013]图7是表示第一实施方式的存储系统的删除动作的流程图。
[0014]图8(a)是第一实施方式的存储单元阵列的电路图，图8(b)是图8(a)所示的存储单元晶体管的剖视图，图8(c)是表示图8(a)及图8(b)的存储单元晶体管的阈值分布的曲线图。另外，图8(b)表示图4中的A-A线的截面、B-B线的截面、C-C线的截面、D-D线的截面、E-E线的截面、F-F线的截面。
[0015]图9是表示施加给第一实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。
[0016]图10是表示第二实施方式的存储系统的删除动作的流程图。
[0017]图11 (a)及图11 (b)是表示施加给第二实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。
[0018]图12(a)是第三实施方式的存储单元阵列的电路图，图12(b)是图12(a)所示的存储单元晶体管的剖视图，图12(c)是表示图12(a)及图12(b)的存储单元晶体管的阈值分布的曲线图。
[0019]图13是表示施加给第三实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。
[0020]图14(a)及图14(b)是表示第四实施方式的存储系统的删除动作的一例的图。
[0021]图15(a)及图15(b)是表示第四实施方式的存储系统的删除动作的另一例的图。
[0022]图16是表示第五实施方式的存储系统的删除动作的一例的图。
[0023]图17是表示第六实施方式的存储系统的删除动作的一例的图。
[0024]图18是第七实施方式的存储单元阵列的剖视图。
[0025]图19(a)是第七实施方式的存储单元阵列的电路图，图19(b)是图19(a)所示的存储单元晶体管的剖视图，图19(c)是表示图19(a)及图19(b)的存储单元晶体管的阈值分布的曲线图。
[0026]图20是表示施加给第七实施方式的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。
[0027]图21是表示施加给第七实施方式的变化例I的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。
[0028]图22是表示施加给第七实施方式的变化例2的存储单元晶体管的删除动作时的电压与删除动作的循环次数的关系的曲线图。
[0029]图23是表示第七实施方式的变化例3的存储系统的删除动作的一例的图。
[0030]图24是表示第七实施方式的变化例3的存储系统的删除动作的一例的图。
[0031]图25是表示第七实施方式的变化例4的存储系统的删除动作的一例的图。
[0032]图26是表示第七实施方式的变化例5的存储系统的删除动作的一例的图。
【具体实施方式】
[0033]下面，参照附图对所构成的实施方式进行说明。另外，在下面的说明中，对于具有大致相同的功能及构成的构成要素标注相同的符号，并且之在必要时进行重复说明。
[0034]附图为示意性图，应注意的是，厚度与平面尺寸的关系、各层的厚度的比率等与实物有所不同。因此，具体的厚度或尺寸应参酌下面的说明而进行判断。而且，当然，附图相互间也包含相互的尺寸的关系或比率不同的部分。
[0035](第一实施方式)
[0036]对第一实施方式的非易失性半导体存储装置进行说明。下面，作为非易失性半导体存储装置，列举存储单元晶体管积层于半导体基板上方而成的三维积层型NAND型闪速存储器为例加以说明。
[0037]<关于存储系统的构成>
[0038]首先，使用图1，对包含本实施方式的非易失性半导体存储装置的存储系统的构成进行说明。
[0039]如图所示，存储系统I包括NAND型闪速存储器100及存储控制器200。可以通过将存储控制器200及NAND型闪速存储器100例如组合而构成一个半导体装置，作为其例，可列举如SD?卡的存储卡、或SSD (solid state drive,固态硬盘)等。
[0040]NAND型闪速存储器100包括多个存储单元晶体管(也可以简称为存储单元等)，非易失性地存储数据。NAND型闪速存储器100的构成的详情在下文中叙述。
[0041]存储控制器200响应来自外部的主机机器300等的命令，对NAND型闪速存储器100下达读出、写入、删除等命令。而且，存储控制器200管理NAND型闪速存储器100的存储空间。
[0042]存储控制器200包括主机接口电路210、内置存储器(RAM(Random AccessMemory,随机存取存储器))220、处理器(CPU (Central Processing Unit,中央处理单元))230、缓冲存储器 240、NAND 接口电路 250 及 ECC(Error Checking and Correcting,错误检查与校正)电路260。
[0043]主机接口电路210经由控制器总线与主机机器300连接，掌管与主机机器300的通信。并且，主机接口电路210将从主机机器300接收到的命令及数据分别传送给CPU230及缓冲存储器240。而且，主机接口电路210响应CPU230的命令，将缓冲存储器240内的数据传送给主机机器300。
[0044]NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，掌管与NAND型闪速存储器100的通信。并且，NAND接口电路250将从CPU230接收到的命令传送给NAND型闪速存储器100，并且在写入时将缓冲存储器240内的写入数据传送给NAND型闪速存储器100。进而在读出时，NAND接口电路250将从NAND型闪速存储器100读出的数据传送给缓冲存储器240。
[0045]CPU230控制整个存储控制器200的动作。例如，在从主机机器300接收到写入命令时，该CPU230响应该写入命令而发布基于NAND接口电路250的写入命令。读出及删除时也一样。而且，CPU230执行耗损平均等用来管理NAND型闪速存储器100的各种处理。进而，CPU230执行各种运算。例如，执行数据的加密处理或随机化处理等。
[0046]ECC 电路260 执行数据的错误订正(ECC:Error Checking and Correcting)处理。也就是说，ECC电路260在写入数据时基于写入数据而产生奇偶性，在读出时根据奇偶性产生校正子而检测错误，并订正该错误。另外，CPU230也可以具有ECC电路260的功能。
[0047]内置存储器220例如为DRAM (Dynamic Random Access Memory,动态随机存取存储器)等半导体存储器，被用作CPU230的工作区。并且，内置存储器220保持用来管理NAND型闪速存储器100的固件、或各种控制表等。
[0048]<关于非易失性半导体存储装置的构成>
[0049]接下来，使用图2来说明第一实施方式的非易失性半导体存储装置100的构成。
[0050]如图所示，NAND型闪速存储器100大致包括核心部110以及周边电路120。
[0051]核心部110包括存储单元阵列111、列解码器112、感应放大器113、失效比特计数器电路115以及数据锁存电路116。
[0052]存储单元阵列111包括多个(图2的例中为三个)区块此1(出1^0、81^1、81^2、...)，
这些区块BLK是分别与字线及比特线相关联的多个非易失性存储单元晶体管的集合。区块BLK包括共用字线WL的多个存储单元晶体管。而且，例如统一删除同一区块BLK内的数据。各个区块BLK包括多个串单元SU(SU0、SU1、SU2、…)，这些串单元SU是存储单元晶体管串联而成的NAND串114的集合。当然，存储单元阵列111内的区块数或I个区块BLK内的串单元数为任意。而且，在非易失性半导体存储装置100中，删除单位并不限于区块BLK，例如可以只将多个串作为删除单位，也可以将串单元作为删除单位。
[0053]列解码器112对区块地址或页面地址进行解码，而将对应的区块设为选择状态。接着，列解码器112根据选择区块所选择的页面地址对选择串单元及非选择串单元的选择栅极以及选择字线及非选择字线施加适当的电压。
[0054]感应放大器113在读出数据时，感应或者放大从存储单元晶体管读出到比特线的数据。而且，感应放大器126在写入数据时，将写入数据传送给存储单元晶体管。数据读出及写入存储单元阵列111是以多个存储单元晶体管为单位进行，该单位为页。
[0055]数据锁存电路116存储由感应放大器113检测出的验证结果等。
[0056]失效比特计数器电路115根据存储在数据锁存电路116中的验证结果来计数编程尚未完成的比特数。接着，失效比特计数器电路115将编程尚未完成的比特数与已设定的允许失效比特数进行比较，判断编程动作是通过还是失效，并且将判断结果通知给定序器121。
[0057]周边电路120包括定序器121、电荷泵122、寄存器123、驱动器124以及计数器125。
[0058]驱动器124将数据的写入、读出及删除所需的电压供给给列解码器112、感应放大器113、失效比特计数器电路115以及未图示的源