半导体存储装置的制造方法
【专利说明】半导体存储装置
[0001][相关申请案]
[0002]本申请案享受以日本专利申请案2014-52079号(申请日:2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体存储装置。
【背景技术】
[0004]近年来，已知有三维地排列着存储单元(memory cell)的NAND (Not AND,与非)型闪速存储器。
【发明内容】
[0005]本实施方式提供一种可以抑制面积增加的半导体存储装置。
[0006]实施方式的半导体存储装置包括第1、第2存储单元晶体管、第1、第2字线、第1、第2晶体管、及第1、第2驱动电路。第I存储单元晶体管是设置在半导体基板上方且包括电荷累积层。第2存储单元晶体管是设置在第I存储单元晶体管的上方且包括电荷累积层。第1、第2字线分别与第1、第2存储单元晶体管连接。第1、第2驱动电路分别施加各自的电压到第1、第2字线。第1、第2晶体管分别将第1、第2字线与第1、第2驱动电路之间连接。第I晶体管与第2晶体管的尺寸不同。
【附图说明】
[0007]图1是第I实施方式的半导体存储装置的框图。
[0008]图2是第I实施方式的半导体存储装置的块配置图。
[0009]图3是第I实施方式的存储单元阵列的电路图。
[0010]图4是第I实施方式的存储单元阵列的剖视图。
[0011]图5是表示第I实施方式的字线与对应的存储器孔径的关系的曲线图。
[0012]图6是表示第I实施方式的存储器孔的深度与直径的关系的曲线图。
[0013]图7是第I实施方式的存储单元晶体管的剖视图。
[0014]图8是第I实施方式的行解码器与驱动电路的框图。
[0015]图9是表示第I实施方式的字线与对应的晶体管50的尺寸的关系的曲线图。
[0016]图10是第I实施方式的数据写入方法的流程图。
[0017]图11是表不第I实施方式的能够传输的最大电压相对于晶体管50的尺寸的关系的曲线图。
[0018]图12是第I实施方式的从WL驱动器传输到晶体管50的编程电压的时序图。
[0019]图13是第I实施方式的传输到字线WLl的编程电压的时序图。
[0020]图14是第I实施方式的传输到字线WLn的编程电压的时序图。
[0021]图15是表示第I实施方式的NAND串的制造步骤的剖视图。
[0022]图16是表示第I实施方式的NAND串的制造步骤的剖视图。
[0023]图17是表示第I实施方式的NAND串的制造步骤的剖视图。
[0024]图18是第2实施方式的晶体管50的平面图。
[0025]图19是第2实施方式的第I例的晶体管50的布局图。
[0026]图20是尺寸相同的晶体管50的布局图。
[0027]图21是第2实施方式的第2例的晶体管50的布局图。
[0028]图22是第2实施方式的第3例的晶体管50的布局图。
[0029]图23是第3实施方式的存储单元阵列的剖视图。
[0030]图24是第3实施方式的晶体管50与WL驱动器的框图。
[0031]图25是表示第3实施方式的字线和与之对应的编程电压及晶体管50的尺寸的关系的曲线图。
[0032]图26是第4实施方式的存储单元阵列的剖视图。
[0033]图27是表示第4实施方式的字线和与之对应的存储器孔径、编程电压、及晶体管50的尺寸的关系的曲线图。
[0034]图28是第5实施方式的存储单元阵列的剖视图。
[0035]图29是表示第5实施方式的存储器孔的深度与直径的关系的曲线图。
[0036]图30是表示第5实施方式的字线和与之对应的编程电压及晶体管50的尺寸的关系的曲线图。
[0037]图31是第6实施方式的第I例的存储单元阵列的剖视图。
[0038]图32是第6实施方式的第2例的存储单元阵列的剖视图。
[0039]图33是第7实施方式的第I例的存储单元阵列的电路图。
[0040]图34是第7实施方式的第I例的存储单元阵列的立体图。
[0041]图35是第7实施方式的第I例的存储单元阵列的平面图。
[0042]图36是沿着图35中的36_36线的剖视图。
[0043]图37是沿着图35中的37_37线的剖视图。
[0044]图38是沿着图35中的38_38线的剖视图。
[0045]图39是第7实施方式的第2例的存储单元阵列的立体图。
[0046]图40是第7实施方式的第2例的存储单元阵列的平面图。
[0047]图41是沿着图40中的41-41线的剖视图。
[0048]图42是沿着图40中的42-42线的剖视图。
[0049]图43是第I至第7实施方式的第I变形例的存储单元阵列的电路图。
【具体实施方式】
[0050]以下，参照附图对实施方式进行说明。在该说明时，在所有图中，对共同的部分标注共同的参照符号。
[0051]1.第I实施方式
[0052]对第I实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单元层叠在半导体基板上的三维层叠型NAND型闪速存储器为例进行说明。
[0053]1.1关于半导体存储装置的构成
[0054]首先，对本实施方式的半导体存储装置的构成进行说明。
[0055]1.1.1关于半导体存储装置的整体构成
[0056]图1是本实施方式的半导体存储装置的框图。如图所示，NAND型闪速存储器I包括存储单元阵列10、行解码器11(11-1?11-4)、驱动电路12、感测放大器13、电压产生电路14、及控制电路15。
[0057]存储单元阵列10包括作为非易失性的存储单元的集合的多个(本例中为4个)块BLK (BLK1?BLK4)。同一块BLK内的数据一次性被删除。块BLK分别包括作为存储单元串接而成的NAND串16的集合的多个(本例中为4个)串单元(string unit) SU (SUl?SU4)。当然，存储单元阵列10内的块数及块BLK内的串单元数为任意。
[0058]行解码器11-1?11-4分别与块BLKl?BLK4相对应地设置。而且，选择相对应的块BLK的行方向。
[0059]驱动电路12将数据的写入、读出及删除所需的电压供给至行解码器11。该电压由行解码器11施加到存储单元。
[0060]感测放大器13在读出数据时，感测、放大已从存储单元读出的数据。而且，在写入数据时，将写入数据传输到存储单元。
[0061]电压产生电路14产生数据的写入、读出及删除所需的电压，并将该电压供给至驱动电路12。
[0062]控制电路15控制NAND型闪速存储器整体的动作。
[0063]图2是存储单元阵列10与周边电路20的在半导体基板上方的块配置图。周边电路20包括图1所示的行解码器11-1?11-4、驱动电路12、感测放大器13、电压产生电路14、及控制电路15的至少任一个。周边电路20 二维地配置在半导体基板的平面上。而且，存储单元阵列10三维地形成在周边电路20的上方，并与周边电路20电连接。
[0064]关于存储单元阵列10与周边电路20的配置，例如，记载在名为“半导体存储器器件”的在2012年I月17日申请的美国专利申请案13/351，737号中。该专利申请案的全部内容通过参照而援用在本申请说明书中。
[0065]1.1.2关于存储单元阵列10
[0066]接下来，对所述存储单元阵列10的构成的详细情况进行说明。图3是块BLKl的电路图。块BLK2?BLK4也具有相同的构成。
[0067]如图所示，块BLKl包含4个串单元SU。而且，各串单元SU包含m个(m为自然数)NAND 串 16。
[0068]NAND串16分别包含例如2n个(η为自然数，例如4、8、16、32、64等)存储单元晶体管MT (MTl?ΜΤ(2η))、2个选择晶体管ST1、2个选择晶体管ST2、及背栅晶体管BT。另夕卜，选择晶体管STl与ST2的各个数为任意。背栅晶体管BT也与存储单元晶体管MT同样地，包括包含控制栅极与电荷累积层的层叠栅极。但是，背栅晶体管BT并非用来保持数据，而是在数据的写入及删除时只作为电流路径发挥功能。各2个选择晶体管STl与ST2分别串接，存储单元晶体管MT及背栅晶体管BT是以其电流路径串接的方式配置在选择晶体管ST1、ST2间。另外，背栅晶体管BT设置在存储单元晶体管MTn与MT(n+1)之间。该串接的一端侧的存储单元晶体管MTl的电流路径连接于选择晶体管STl的电流路径的一端，另一端侧的存储单元晶体管MT(2η)的电流路径连接于选择晶体管ST2的电流路径的一端。
[0069]串单元SUl?SU4的各选择晶体管STl的栅极分别共同连接到选择栅极线S⑶I?S⑶4，选择晶体管ST2的栅极分别共同连接到选择栅极线SGSl?SGS4。与此相对，位于同一块BLKl内的存储单元晶体管MTl?MT (2η)的控制栅极分别共同连接到字线WLl?WL (2η)，背栅晶体管BT的控制栅极共同连接到背栅线BG(块BLKl?BLK4中分别为BGl?BG4)。
[0070]S卩，字线WLl?WL (2η)及背栅线BG是在同一块BLKl内的多个串单元SUl?SU4间被共同地连接，与此相对，即使在同一块BLKl内，选择栅极线S⑶、SGS也针对串单元SUl?SU4中的每一个而独立。
[0071]而且，在存储单元阵列10内配置成矩阵状的NAND串16中位于同一行的NAND串16的被串接的2个选择晶体管STl的电流路径的另一端共同连接到任一位线BL (BLl?BLm)。即，位线BL在多个块BLK间，共同地连接NAND串16。而且，被串接的2个选择晶体管ST2的电流路径的另一端共同连接到源极线SL。源极线SL例如在多个块间，共同地连接NAND串16。
[0072]如所述般，位于同一块BLK内的存储单元晶体管MT的数据一次性被删除。与此相对，数据的读出及写入是对任一块BLK的任一串单元SU中的共同连接到任一字线WL的多个存储单元晶体管MT —次性进行。将该单位称为“页”。
[0073]接下来，对所述NAND串16的构成的详细情况进行说明。图4是NAND串16的剖视图。
[0074]NAND串16成为如图4所示的三维层叠结构，包含依次形成在半导体基板上方的背栅晶体管层L1、存储单元晶体管层L2、选择晶体管层L3、及布线层L4。
[0075]背栅晶体管层LI作为背栅晶体管BT发挥功能。存储单元晶体管层L2作为存储单元晶体管MTl?MT (2n) (NAND串16)发挥功能。选择晶体管层L3作为选择晶体管ST1、ST2发挥功能。布线层L4作为源极线SL及位线BL发挥功能。
[0076]背栅晶体管层LI包含背栅导电层21。背栅导电层21是以在与半导体基板平行的行方向及列方向二维地扩展的方式形成。背栅导电层21在每一块BLK被分断。背栅导电层21是由例如多晶硅形成。背栅导电层21作为背栅线BG发挥功能。
[0077]存储单元晶体管层L2形成在背栅导电层LI的上层。存储单元晶体管层L2包含字线导电层23。字线导电层23是隔着层间绝缘膜层(未图示)而层叠有η层。字线导电层23是在列方向具有规定间距地形成为沿行方向延伸的条状。字线导电层23是由例如多晶硅形成。字线导电层23作为各存储单元晶体管MTl?MT (2η)的控制栅极(字线WLl?WL (2η))发挥功能。
[0078]选择晶体管层L3形成在存储单元晶体管层L2的上层。选择晶体管层L3包含导电层27a及27b。导电层27a及27b是隔着层间绝缘膜层而层叠有2层。导电层27a及27b是以在列方向具有规定间距的方式形成为沿行方向延伸的条状。一对导电层27a与一对导电层27b在列方向交替地配置。导电层27a形成在一字线导电层23的上层，导电层27b形成在另一字线导电层23的上层。导电层27a及27b是由例如多晶硅形成。导电层27a作为选择晶体管ST2的栅极(选择栅极线SGS)发挥功能，导电层27b作为选择晶体管STl的栅极(选择栅极线SGD)发挥功能。导电层27a及27b各设置有2层的原因是为了将选择晶体管STl及ST2形成为所需的尺寸。即，选择栅极线SGD及SGS必须形成为大于等于一定厚度的膜厚，且其膜厚大于成为字线WL的导电层23。但是，如果增大导电层27a及27b的膜厚，则贯通它们的存