非挥发性半导体存储装置的制造方法
【专利说明】非挥发性半导体存储装置
[0001][相关申请案]
[0002]本申请案享受将日本专利申请案2014-49346号(申请日:2014年3月12日)作为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本实施方式涉及一种非挥发性半导体存储装置。
【背景技术】
[0004]作为NAND(N0T_AND，与非)型闪速存储器，提出有在垂直方向积层且通过一次加工而形成的三维积层型存储器(BiCS:Bit Cost Scalable (位成本可变))。对于该三维积层型存储器，提出有沿着I字状的存储器孔形成存储器串的I字型BiCS、及沿着U字状的存储器孔形成存储器串的U字型BiCS (p-BiCS)。
【发明内容】
[0005]本发明提供一种加工难度低且谋求动作控制性的提高的非挥发性半导体存储装置。
[0006]根据本实施方式的非挥发性半导体存储装置，其包括:第I存储器串，其包含串联连接的多个第I存储单元晶体管、及第I选择晶体管；第2存储器串，其包含串联连接的多个第2存储单元晶体管、及第2选择晶体管；位线，其电性连接在所述第I存储器串的一端及所述第2存储器串的一端；第I晶体管，其栅极电性连接在所述第I存储器串的另一端；源极线，其电性连接在所述第I晶体管的一端；以及第2晶体管，其栅极电性连接在所述第2存储器串的另一端，且其一端电性连接在所述第I晶体管的另一端，另一端电性连接在所述位线。
【附图说明】
[0007]图1是表示本实施方式的非挥发性半导体存储装置的整体构成例的方块图。
[0008]图2是表示本实施方式的存储单元阵列的构成的俯视图。
[0009]图3是表示本实施方式的存储单元阵列的构成的剖视图，且为沿着图2的II1-1II线的剖视图。
[0010]图4是表示本实施方式的存储单元阵列的电路图。
[0011]图5是表示本实施方式的读出动作中的各电压的时序图的图。
[0012]图6是表示本实施方式的读出动作的电路图。
[0013]图7是表示本实施方式的读出动作的电路图。
[0014]图8是表示本实施方式的读出动作的电路图。
[0015]图9是表示本实施方式的读出动作的电路图。
[0016]图10是表示本实施方式的写入动作的电路图。
[0017]图11是表示本实施方式的写入动作的电路图。
[0018]图12是表示本实施方式的删除动作的电路图。
[0019]图13是表示本实施方式的读出动作中的各电压的时序图的变化例的图。
[0020]图14是表示本实施方式的存储单元阵列的变化例的电路图。
【具体实施方式】
[0021]以下参照附图对本实施方式进行说明。在附图中，对相同部分标注相同的参照符号。另外，视需要进行重复的说明。
[0022]<实施方式>
[0023]使用图1至图14，对本实施方式的非挥发性半导体存储装置进行说明。在本实施方式中，在I字型BiCS中，通过形成在存储器孔MH的底面的绝缘层50、半导体柱SP及半导体基板20而构成多个连接晶体管CT。在该构成中可以实现各种动作，所以可以实现加工难度低且谋求动作控制性的提高的非挥发性半导体存储装置。以下，对本实施方式的非挥发性半导体存储装置进行详细说明。
[0024][构成例]
[0025]以下，使用图1至图4，对本实施方式的非挥发性半导体存储装置的构成例进行说明。此外，在以下的说明中，在未特别区分各构成要素的情况下，简单地称为位线BL、源极线SL、选择栅极SG、控制栅极CG、存储单元晶体管MT、选择晶体管ST、连接晶体管CT及存储器串 100。
[0026]如图1所示，非挥发性半导体存储装置包括控制电路10、读放大器4、存储单元阵列5、列解码器6、行解码器7、字线驱动电路13、选择栅极线驱动电路14及源极线驱动电路17。
[0027]存储单元阵列5包括多根字线(控制栅极CG)、多个选择栅极SG、多根源极线SL、及多根位线BL、以及呈矩阵状配置的多个存储器串(NAND串)100。
[0028]控制电路10是在写入动作时、读出动作时及删除动作时，产生且控制供给至存储单元阵列5内的存储单元的电压，并且根据来自外部的命令而控制读放大器4、列解码器6、行解码器7、选择栅极线驱动电路及源极线驱动电路17。
[0029]列解码器6是按照控制电路10的控制，在写入动作时、读出动作时及删除动作时选择位线BL。
[0030]读放大器4连接在列解码器6，且在写入动作时、读出动作时及删除动作时，对被列解码器6选择及非选择的位线BL供给电压。此外，读放大器4也可以与列解码器6为一体。
[0031]行解码器7是按照控制电路10的控制，在写入动作时、读出动作时及删除动作时选择控制栅极CG。
[0032]字线驱动电路13连接在行解码器7，且在写入动作时、读出动作时及删除动作时，对被行解码器7选择及非选择的控制栅极CG供给电压。此外，字线驱动电路13也可以与行解码器7为一体。
[0033]选择栅极线驱动电路14是按照控制电路10的控制，在写入动作时、读出动作时及删除动作时，对选择栅极SG供给电压。
[0034]源极线驱动电路17是按照控制电路10的控制，在写入动作时、读出动作时及删除动作时，对源极线SL供给电压。
[0035]在图2及图3中，表示邻接的子区块SBLK0、SBLK1。
[0036]如图2所示，在子区块SBLKO，配置着位线BLO?BL3、选择栅极SGO?SG3及控制栅极CGO?CG7。
[0037]位线BLO?BL3是在平面中的第I方向延伸，且在平面中的第2方向(与第I方向正交的方向)隔开并邻接地配置。位线BLO?BL3被邻接的子区块SBLK0、SBLK1中的存储单元晶体管MT所共有。
[0038]选择栅极SGO?SG3在第2方向延伸，且在第I方向隔开并邻接。选择栅极SGO?SG3形成在位线BLO?BL3的下方。
[0039]控制栅极CGO?CG7在第3方向(积层方向(基板铅垂方向))积层。控制栅极CGO?CG7形成在选择栅极SGO?SG3的下方。控制栅极CGO?CG7分别在子区块SBLKO中形成在各层。
[0040]以贯通选择栅极SGO?SG3及控制栅极CGO?CG7的方式形成存储器孔MH (存储器柱MP)。沿着该存储器柱MP形成着存储器串100，这些存储器串100呈矩阵状配置。另夕卜，以对应于位线BLO?BL3的方式，形成主动区域AA。
[0041]在子区块SBLKl，配置着位线BLO?BL3、选择栅极SG4?SG7及控制栅极CG8?CG15。子区块SBLKl的构成与子区块SBLKO相同，所以省略。
[0042]源极线SLO在第2方向延伸。源极线SLO相对于子区块SBLK0，在与子区块SBLKl为相反侧隔开并邻接。源极线SLl相对于子区块SBLKl，在与子区块SBLKO为相反侧隔开并邻接。
[0043]源极线SLO是经由接点Cl而连接在半导体基板20，源极线SLl是经由接点C2而连接在半导体基板20。位线BLO?BL3是经由形成在子区块SBLKO与子区块SBLKl之间的接点C2而连接在半导体基板20。换言之，在接点Cl与接点C2之间配置着子区块SBLK0，在接点C3与接点C2之间配置着子区块SBLKl。
[0044]如图3所示，在子区块SBLKO中，在半导体基板20上，形成着控制栅极CGO?CG7、选择栅极SGO?SG3、位线BL及存储器柱MPO?MP3。
[0045]控制栅极CGO?CG7是在半导体基板20的上方，在各自之间介隔绝缘层40而积层。换言之，在半导体基板20的上方，控制栅极CGO?CG7及绝缘层40交替地积层。
[0046]选择栅极SGO?SG3是在位于最上层的控制栅极CGO的上方，介隔绝缘层40而形成。
[0047]在选择栅极SGO、控制栅极CGO?CG7及绝缘层40内，设置着存储器孔MHO。存储器孔MHO是以在第3方向(积层方向)贯通选择栅极SG0、控制栅极CGO?CG7及绝缘层40且到达半导体基板20的方式形成。
[0048]存储器柱MPO形成在存储器孔MHO内。存储器柱MPO包含绝缘层50及半导体柱SPo绝缘层50连续(接连)地形成在存储器孔MHO的内表面上(底面上及侧面上)。换言之，绝缘层50形成在存储器孔MHO内的半导体基板20、绝缘层40、控制栅极CGO?CG7及选择栅极SGO上。另外，绝缘层50包含从存储器孔MHO的内表面上依序形成的区块绝缘层50a、电荷存储层50b及隧道绝缘层50c。半导体柱SP形成在存储器孔MHO内的绝缘层50上。
[0049]另外，在半导体基板20的表面附近，以在第I方向夹着存储器柱MPO的方式形成源极.汲极扩散层30。
[0050]各种晶体管包含存储器柱ΜΡ0、控制栅极CGO?CG7、选择栅极SGO及半导体基板20。
[0051]更具体来