一范围之间。
[0116](4)存储单元具有电荷存储层，该电荷存储层是在半导体基板(硅基板)上介隔膜厚为4?1nm的隧道绝缘膜而配置。该电荷存储层也可以为膜厚为2?3nm的SiN或S1N等的绝缘膜与膜厚为3?8nm的多晶硅的积层构造。另外，也可以在多晶硅中添加Ru等金属。在电荷存储层上，形成着绝缘膜。该绝缘膜例如具有由膜厚为3?1nm的下层High-k(高k)膜与膜厚为3?1nm的上层High-k膜夹着的膜厚为4?1nm的氧化娃膜。作为High-k膜,可以列举HfO等。另外,氧化娃膜的膜厚也可以厚于High-k膜的膜厚。在绝缘膜上介隔膜厚为3?1nm的功函数调整用的材料而形成着膜厚为30nm?70nm的控制电极。此处，功函数调整用的材料为TaO等的金属氧化膜、或TaN等的金属氮化膜。作为控制电极，也可以使用W等。
[0117]另外，可以于存储单元间形成气隙。
[0118]另外，以下，对本实施方式的非挥发性半导体存储装置的特征进行附记。
[0119]本实施方式[I]的非挥发性半导体存储装置包括:半导体基板；多个控制栅极及第I选择栅极，积层在所述半导体基板的上方;第I绝缘层，形成在贯通所述多个控制栅极及所述第I选择栅极并到达所述半导体基板的第I存储器孔的侧面上及底面上；第I半导体柱，形成在所述第I绝缘层上；多个第I存储单元晶体管，包含所述第I半导体柱、形成在所述第I存储器孔的侧面上的所述第I绝缘层、及所述多个控制栅极，且串联连接；第I选择晶体管，包含所述第I半导体柱、形成在所述第I存储器孔的侧面上的所述第I绝缘层、及所述第I选择栅极，且串联连接在所述多个第I存储单元晶体管；第I存储器串，包含所述多个第I存储单元晶体管及所述第I选择晶体管；位线，电性连接在所述第I存储器串的一端；第I晶体管，包含所述半导体基板、形成在所述第I存储器孔的底面上的所述第I绝缘层、及所述第I半导体柱，且栅极电性连接在所述第I存储器串的另一端，且一端连接在所述位线；以及源极线，电性连接在所述第I晶体管的另一端。
[0120]另外，本实施方式[2]的非挥发性半导体存储装置是根据所述[I]所示的非挥发性半导体存储装置，其还包括??第2选择栅极，积层在所述半导体基板的上方，且邻接于所述第I选择栅极；第2绝缘层，形成在第2存储器孔的侧面上及底面上，该第2存储器孔是贯通所述多个控制栅极及所述第2选择栅极且到达所述半导体基板，且邻接于所述第I存储器孔；第2半导体柱，形成在所述第2绝缘层上；多个第2存储单元晶体管，包含所述第2半导体柱、形成在所述第2存储器孔的侧面上的所述第2绝缘层、及所述多个控制栅极，且串联连接；第2选择晶体管，包含所述第2半导体柱、形成在所述第2存储器孔的侧面上的所述第2绝缘层、及所述第2选择栅极，且串联连接在所述多个第2存储单元晶体管；第2存储器串，包含所述多个第2存储单元晶体管及所述第2选择晶体管，且一端电性连接在所述位线；以及第2晶体管，包含所述半导体基板、形成在所述第2存储器孔的底面上的所述第2绝缘层、及所述第2半导体柱，且栅极电性连接在所述第2存储器串的另一端，且其一端连接在所述第I晶体管的一端，另一端电性连接在所述位线。
[0121]另外，本实施方式[3]的非挥发性半导体存储装置是根据所述[2]所示的非挥发性半导体存储装置，其还包括控制电路，该控制电路是在读出动作时，对所述位线施加第I电压，对所述第I选择栅极及所述第2选择栅极施加大于等于所述第I电压的第2电压。
[0122]另外，本实施方式[4]的非挥发性半导体存储装置是根据所述[3]所示的非挥发性半导体存储装置，其中所述控制电路是使所述源极线浮动。
[0123]另外，本实施方式[5]的非挥发性半导体存储装置是根据所述[2]所示的非挥发性半导体存储装置，其还包括控制电路，该控制电路是在读出动作时，对所述位线施加第I电压，对所述第I选择栅极施加大于等于所述第I电压的第2电压，对所述第2选择栅极施加低于所述第I电压的第3电压。
[0124]另外，本实施方式[6]的非挥发性半导体存储装置是根据所述[5]所示的非挥发性半导体存储装置，其中所述控制电路是使所述源极线为0V。
[0125]另外，本实施方式[7]的非挥发性半导体存储装置包括??第I存储器串，包含串联连接的多个第I存储单元晶体管、及第I选择晶体管；第2存储器串，包含串联连接的多个第2存储单元晶体管、及第2选择晶体管；位线，电性连接在所述第I存储器串的一端及所述第2存储器串的一端；第I晶体管，栅极连接在所述第I存储器串的另一端；源极线，电性连接在所述第I晶体管的一端；以及第2晶体管，栅极连接在所述第2存储器串的另一端，且其一端电性连接在所述第I晶体管的另一端，另一端电性连接在所述位线。
[0126]另外，本实施方式[8]的非挥发性半导体存储装置是根据所述[7]所示的非挥发性半导体存储装置，其还包括控制电路，该控制电路是在读出动作时，对所述位线施加第I电压，且对所述第I选择晶体管的栅极及所述第2选择晶体管的栅极施加大于等于所述第I电压的第2电压。
[0127]另外，本实施方式[9]的非挥发性半导体存储装置是根据所述[8]所示的非挥发性半导体存储装置，其中所述控制电路是使所述源极线浮动。
[0128]另外，本实施方式[10]的非挥发性半导体存储装置是根据所述[7]所示的非挥发性半导体存储装置，其还包括控制电路，该控制电路是在读出动作时，对所述位线施加第I电压，且对所述第I选择晶体管的栅极施加大于等于所述第I电压的第2电压，对所述第2选择晶体管的栅极施加低于所述第I电压的第3电压。
[0129]另外，本实施方式[11]的非挥发性半导体存储装置是根据所述[10]所示的非挥发性半导体存储装置，其中所述控制电路是使所述源极线为0V。
[0130]对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并非意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，可在不脱离发明的主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在申请专利范围中所记载的发明及其均等范围内。
[0131][符号的说明]
[0132]10控制电路
[0133]20半导体基板
[0134]50绝缘层
[0135]100_0 ?100_3存储器串
[0136]CGO?CG15连接晶体管
[0137]MHO?MH3存储器孔
[0138]SGO?SG3选择栅极
[0139]MT0_0?MT3_7存储单元晶体管
[0140]STO?ST3选择晶体管
[0141]CTO?CT3连接晶体管
[0142]BL位线
[0143]SL源极线
【主权项】
1.一种非挥发性半导体存储装置，其特征在于包括: 第I存储器串，其包含串联连接的多个第I存储单元晶体管、及第I选择晶体管； 第2存储器串，其包含串联连接的多个第2存储单元晶体管、及第2选择晶体管； 位线，其电性连接在所述第I存储器串的一端及所述第2存储器串的一端； 第I晶体管，其栅极电性连接在所述第I存储器串的另一端； 源极线，其电性连接在所述第I晶体管的一端；以及 第2晶体管，其栅极电性连接在所述第2存储器串的另一端，且其一端电性连接在所述第I晶体管的另一端，另一端电性连接在所述位线。2.根据权利要求1所述的非挥发性半导体存储装置，其特征在于还包括控制电路，其是在读出动作时，对所述位线施加第I电压，且对所述第I选择晶体管的栅极及所述第2选择晶体管的栅极施加所述第I电压以上的第2电压。3.根据权利要求2所述的非挥发性半导体存储装置，其特征在于所述控制电路是使所述源极线浮动。4.根据权利要求1所述的非挥发性半导体存储装置，其特征在于还包括控制电路，其是在读出动作时，对所述位线施加第I电压，且对所述第I选择晶体管的栅极施加所述第I电压以上的第2电压，对所述第2选择晶体管的栅极施加比所述第I电压低的第3电压。5.根据权利要求4所述的非挥发性半导体存储装置，其特征在于所述控制电路是使所述源极线为0V。
【专利摘要】本发明涉及一种加工难度低且谋求动作控制性的提高的非挥发性半导体存储装置。本实施方式的非挥发性半导体存储装置包括：第1存储器串，其包含串联连接的多个第1存储单元晶体管、及第1选择晶体管；第2存储器串，其包含串联连接的多个第2存储单元晶体管、及第2选择晶体管；位线，其电性连接在所述第1存储器串的一端及所述第2存储器串的一端；第1晶体管，其栅极电性连接在所述第1存储器串的另一端；源极线，其电性连接在所述第1晶体管的一端；以及第2晶体管，其栅极电性连接在所述第2存储器串的另一端，且其一端电性连接在所述第1晶体管的另一端，另一端电性连接在所述位线。
【IPC分类】G11C16/04, H01L27/115, G11C16/24
【公开号】CN104916314
【申请号】CN201410452790
【发明人】福田良
【申请人】株式会社东芝
【公开日】2015年9月16日
【申请日】2014年9月5日
【公告号】US20150262672