CG5施加的读出电压CGRV大于等于存储单元晶体管MT0_5的阈值电压Vtm与电压VSA的合计(电压Vtm+VSA)的情况下，存储单元晶体管MT0_5接通。此情况下，连接晶体管CTO的栅极GCTO电性连接在位线BL。因此，对栅极GCTO施加电压VSA，连接晶体管CTO断开。因此，位线BL与源极线SLO被电性切断，位线BL维持电压VSA。读放大器4是通过感应位线BL的电压VSA，而判断“I”数据。
[0082]如此，存储“O”数据的情况相较存储“I”数据的情况，存储单元晶体管MT0_5的阈值电压Vtm大。因此，通过对存储单元晶体管MT0_5的栅极施加读出电压CGRV，存储单元晶体管MT0_5接通或断开。伴随于此，产生连接晶体管CTO的断开或接通，可以通过感应位线BL的电压的差异而判断“ I”或“O”数据。
[0083]此外，在“O”数据读出时，如图5所示，位线BL的电压下降。因此，电性连接在位线BL的存储单元晶体管MT0_5的源极电位也下降。因为该源极电位下降而引起与读出电压CGRV的电位差变大，所以有存储单元晶体管MT0_5接通的情况。因此，如图5所示，也可以与位线BL的电压的下降一致地使读出电压CGRV下降的方式进行控制。
[0084][写入动作]
[0085]以下，使用图10及图11，对本实施方式的写入动作例进行说明。
[0086]在图10及图11中，表示对存储单元晶体管MT0_5写入“O”数据(使胞的阈值上升的数据)的例。
[0087]首先，如图10所示，对选择栅极SGO?SG3及控制栅极CGO?CG7施加电压VPASS (写入通过电压)。由此，选择晶体管STO?ST3及存储单元晶体管ΜΤ0_0?MT3_7接通。电压VPASS是使选择晶体管ST充分地接通且可以充分地传送下述电压VBL的电压。
[0088]另外，将位线BL设为0V。此时，选择晶体管STO?ST3及存储单元晶体管ΜΤ0_0?MT3_7接通。因此，从位线BL经由选择晶体管STO?ST3及存储单元晶体管ΜΤ0_0?MT3_7对连接晶体管CTO?CT3的栅极GCTO?GCT3传送OV。
[0089]其次，如图11所示，使选择栅极SGl?SG3为0V。由此，选择晶体管STl?ST3断开。其结果，在存储器串100_1?100_3的电流路径未流入通道电流，而成为浮动状态。
[0090]另一方面，在使选择栅极SGO为接通的状态下，对位线BL施加电压VBL(VBL >0V)。由此，通道电流流入至存储器串100_1?100_3的电流路径。接下来，对连接在存储单元晶体管MT0_5的控制栅极CG5施加写入电压VPGM (VPGM > VPASS)。其结果，对存储单元晶体管MT0_5施加高电场，根据暂时存储的写入数据而对连接在位线BL的读放大器4写入数据(此处为“O”数据)。
[0091][删除动作]
[0092]以下，使用图12，对本实施方式的删除动作例进行说明。
[0093]如图12所示，对选择栅极SGO?SG3施加电压VERAG。另外，对位线BL施加电压VERA。即，对选择栅极SGO?SG3的栅极施加电压VERAG，且对源极端施加电压VERA。此处，VERA > VERAG。通过对选择栅极SGO?SG3施加所述电压，而于选择栅极SGO?SG3的源极区域中产生GIDL (Gate-1nduced drain leakage,栅极引发汲极漏电流)。
[0094]该GIDL的空穴电流是流入至存储器串100_0?100_3的电流路径。此时，使控制栅极CGO?CG7为0V。由此，可以将空穴电流导入至存储单元晶体管ΜΤ0_0?MT3_7，且可以删除存储单元晶体管ΜΤ0_0?MT3_7的数据。
[0095][第I实施方式的效果]
[0096]在以相同积层数进行比较的情况下，相比U字型，I字型具有以下优点。
[0097]在I字型中，相对于U字型，自位线至源极线为止的胞数(I个存储器串中的胞数)为一半。由此，流入至胞的电流变大，动作性能变高。另外，在U字型中，必须将邻接的控制栅极分离，其结果，控制栅极成为梳形形状。因此，U字型相对于I字型，在区块边界等面积增大。
[0098]如此，I字型与U字型相比，有动作性能高且面积效率高的优点。然而，于I字型中，存在如下等问题，即:最下层的选择栅极的控制性差；以及难以去除形成在存储器孔的底面的绝缘层。
[0099]对此，在本实施方式中，在I字型BiCS中，通过形成在存储器孔MH的底面的绝缘层50、半导体柱SP及半导体基板20构成多个连接晶体管CT。而且，使多个连接晶体管CT的电流路径串联连接，构成一端电性连接在源极线SL且另一端电性连接在位线BL的串联连接体。在该构成中可以实现各种动作，所以无需最下层的选择栅极，且无需去除形成在存储器孔MH的底面的绝缘层50。即，可以实现加工难度低且谋求动作控制性的提高的I字型BiCS0
[0100]此外，也可以如图13所示，在读出动作中，对选择栅极SGO?SG3施加大于电压Vddsa的电压VSG (例如5V左右)。由此，选择晶体管STO?ST3可以充分地传送电压Vddsa。伴随于此，也可以使电压Vddsa及电压VSA变大(电压Vddsa例如为3V，电压VSA例如为1.5V)。
[0101]另外，如图14所示，各存储器串100_0?100_3也可以包含2个选择晶体管。即，存储器串100_0包含:选择晶体管ST0_1，具有形成在最下层的选择栅极SG0_1作为栅极；以及选择晶体管ST0_0，具有形成在最上层的选择栅极SG0_0作为栅极。同样地，存储器串100_1包含选择晶体管ST1_1 (选择栅极SG1_1)及选择晶体管ST1_0 (选择栅极SG1_0)，存储器串100_2包含选择晶体管ST2_1 (选择栅极SG2_1)及选择晶体管ST2_0 (选择栅极SG2_0)，存储器串100_3包含选择晶体管ST3_1 (选择栅极SG3_1)及选择晶体管ST3_0 (选择栅极SG3_0)。
[0102]此外，各存储器串100_0?100_3可以仅包含形成在最下层的选择晶体管，也可以在串内的任一位置包含选择晶体管。换言之，各存储器串100_0?100_3中的选择晶体管并不限定于最下层及最上层。
[0103]此外，在与本发明相关的各实施方式中，也可以为以下的动作及构成。
[0104](I)在多值电平的读出动作中，如果使阈值电压自低电平依序成为A电平、B电平及C电平，那么对被A电平的读出动作选择出的字线施加的电压例如为OV?0.55V之间。并不限定于此，也可以设为0.1V?0.24V、0.21V?0.31V、0.31V?0.4V、0.4V?0.5V、及0.5V?0.55V中的任一范围之间。
[0105]对被B电平的读出动作选择出的字线施加的电压例如为1.5V?2.3V之间。并不限定于此，也可以设为1.75V?1.8V、1.8V?1.95V、1.95V?2.1V、及2.IV?2.3V中的任一范围之间。
[0106]对被C电平的读出动作选择出的字线施加的电压例如为3.0V?4.0V之间。并不限定于此，也可以设为3.0V?3.2V、3.2V?3.4V、3.4V?3.5V、3.5V?3.7V、及3.7V?4.0V中的任一范围之间。
[0107]作为读出动作的时间(tR)，例如也可以设为25μ s?38μ s、38y s?70μ S、及70 μ s ~ 80 μ s中的任一范围之间。
[0108](2)写入动作包含编程动作及验证动作。在写入动作中，对在编程动作时选择出的字线最初施加的电压例如为13.7V?14.3V之间。并不限定于此，例如也可以设为13.7V?14.0V、及14.0V?14.7V中的任一范围之间。
[0109]也可以改变写入第奇数根字线时对所选择的字线最初施加的电压与写入第偶数根字线时对所选择的字线最初施加的电压。
[0110]在将编程动作设为ISPP (Incremental Step Pulse Program,增量步进脉冲编程)方式时，作为上升的电压，例如可列举0.5V左右。
[0111]作为对非选择的字线施加的电压，例如也可以设为7.0V?7.3V之间。并不限定于此情况，例如可以设为7.3V?8.4V之间，也可以设为小于等于7.0V。
[0112]也可以根据非选择的字线为第奇数根字线或为第偶数根字线而改变所施加的通道电压。
[0113]作为写入动作的时间(tProg)，例如也可以设为1700μ s?1800μ s、1800y s?1900 μ S、及1900 μ S?2000 μ S中的任一范围之间。
[0114](3)在删除动作中，对形成在半导体基板上部且在上方配置着存储单元的井最初施加的电压例如为12V?13.7V之间。并不限定于此情况，例如也可以为13.7V?14.8V、14.8V?19.0VU9.0?19.8V、及19.8V?21V中的任一范围之间。
[0115]作为删除动作的时间(tErase)，例如也可以设为3000 μ s?4000 μ s、4000 μ s?5000μ S、及4000μ S?9000μ S中的任