半导体存储装置及存储器控制器的制造方法
【专利说明】半导体存储装置及存储器控制器
[0001][相关申请案]
[0002]本申请案享受以日本专利申请2014-52706号(申请日:2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本实施方式涉及一种半导体存储装置及存储器控制器。
【背景技术】
[0004]已知有一种存储单元三维排列而成的NAND型闪速存储器。
【发明内容】
[0005]本发明提供一种可提升动作性能的半导体存储装置及存储器控制器。
[0006]实施方式的半导体存储装置包括:在半导体基板的上方积层的由电流路径串列连接而成的多个存储单元、分别连接于多个存储单元的栅极的多个字线、及对字线施加电压的行解码器。行解码器在数据读出时对连接于未编程的存储单元的非选择字线施加第I电压，对连接于已编程的存储单元的非选择字线施加与第I电压不同的第2电压。
【附图说明】
[0007]图1是一实施方式的存储系统的框图。
[0008]图2是一实施方式的半导体存储装置的框图。
[0009]图3是一实施方式的存储单元阵列的电路图。
[0010]图4是一实施方式的存储单元阵列的剖视图。
[0011]图5是一实施方式的写入状况表的概念图。
[0012]图6是一实施方式的串单元的电路图。
[0013]图7是一实施方式的写入动作时的各种信号的时序图。
[0014]图8是表不一实施方式的存储单兀的阈值分布的图表。
[0015]图9是一实施方式的NAND串的电路图。
[0016]图10是一实施方式的NAND串的电路图。
[0017]图11是一实施方式的读出动作时的各种信号的时序图。
[0018]图12是一实施方式的NAND串的电路图。
[0019]图13是一实施方式的抹除动作时的各种信号的时序图。
[0020]图14是一实施方式的NAND串的电路图。
[0021]图15是一实施方式的NAND串的电路图。
[0022]图16是一实施方式的NAND串的电路图。
[0023]图17是NAND串的电路图。
[0024]图18是NAND串的电路图。
[0025]图19是NAND串的电路图。
[0026]图20是NAND串的电路图。
[0027]图21是一实施方式的变形例的写入状况表所保持的信息的概念图。
[0028]图22是一实施方式的变形例的NAND串的电路图。
[0029]图23是一实施方式的变形例的NAND串的电路图。
[0030]图24是一实施方式的变形例的NAND串的电路图。
【具体实施方式】
[0031]下面，参照附图对实施方式进行说明。此外，以下说明中对具有相同功能及构成的构成要素附加共通的参照符号。
[0032]对一实施方式的半导体存储装置及存储器控制器进行说明。下面，作为半导体存储装置是列举存储单元积层于半导体基板的上方的三维积层型NAND型闪速存储器为例而进行说明。
[0033]I 构成
[0034]1.1关于存储系统的构成
[0035]首先，使用图1来说明本实施方式的包含半导体存储装置的存储系统的构成。图1是本实施方式的存储系统的框图。
[0036]如图所示，存储系统I具备NAND型闪速存储器100及存储器控制器200。控制器200与NAND型闪速存储器100例如根据它们的组合而可构成一个半导体装置，作为其例可列举如SD?卡的存储器卡、或SSD (solid state drive)等。
[0037]NAND型闪速存储器100具备多个存储单元，非易失地存储数据。关于NAND型闪速存储器100的构成的详细内容于下文叙述。
[0038]控制器200回应来自外部的主机设备的命令，对NAND型闪速存储器100命令执行读出、写入、及抹除等。另外，管理NAND型闪速存储器100的存储器空间。
[0039]控制器200具备主机接口电路210、内建存储器(RAM) 220、处理器(CPU) 230、缓冲存储器240、NAND接口电路250、及ECC电路260。
[0040]主机接口电路210经由控制器总线而与主机设备连接，负责与主机设备的通信。而且，将自主机设备接收的命令及数据分别传送至CPU230及缓冲存储器240。且回应CPU230的命令，将缓冲存储器240内的数据传送至主机设备。
[0041 ] NAND接口电路250经由NAND总线而与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通信。而且，将自CPU230接收的命令传送至NAND型闪速存储器100，且在写入时将缓冲存储器240内的写入数据传送至NAND型闪速存储器100。而且，在读出时将自NAND型闪速存储器100读出的数据传送至缓冲存储器240。
[0042]CPU230控制控制器200全体的动作。例如CPU230于自主机设备接收写入命令时，回应该写入命令而发布基于NAND接口的写入命令。在读出及抹除时也相同。另外，CPU230执行损耗平均等用于管理NAND型闪速存储器100的各种处理。而且，CPU230执行各种演算。例如，执行数据的加密处理或随机化处理等。
[0043]ECC 电路260 执行数据的错误订正(ECC:Error Checking and Correcting)处理。SP，ECC电路260于数据写入时基于写入数据产生奇偶性，读出时根据奇偶性产生校正子(syndrome)而检测错误，并订正该错误。此外，CPU230也可以具有ECC电路260的功能。
[0044]内建存储器220是例如DRAM等半导体存储器，作为CPU230的作业区域而使用。而且，内建存储器220保持用于管理NAND型闪速存储器100的韧体、各种管理表等。另外，内建存储器220保持与NAND型闪速存储器100相关的写入状况表270。写入状况表270是表示数据写入至后述串单元SU的哪一页为止的信息。而且，CPU230参照写入状况表270内的信息，发布数据的读出命令或抹除命令。关于写入状况表270的详细内容于后述1.3项中说明。
[0045]1.2关于NAND型闪速存储器的构成
[0046]接着，对NAND型闪速存储器100的构成进行说明。
[0047]1.2.1关于NAND型闪速存储器100的全体构成
[0048]图2是本实施方式的NAND型闪速存储器100的框图。如图所示，NAND型闪速存储器100具备存储单元阵列111、行解码器112、感测放大器113、源极线驱动器114、井驱动器(well driver) 115、定序器116、及寄存器117。
[0049]存储单元阵列111具备作为分别与字线及位线相关联的多个非易失性存储单元的集合的多个区块BLK(BLK0、BLK1、BLK2、…)。区块BLK作为数据的抹除单位，同一区块BLK内的数据被批次抹除。区块BLK的各者具备作为串列连接有存储单元的NAND串118的集合的多个串单元SU(SU0、SU1、SU2、…)。当然，存储单元阵列111内的区块数、及I区块BLK内的串单元数为任意。
[0050]行解码器112对区块地址或页地址进行解码，选择对应的区块的任一字线。而且，行解码器112对选择字线及非选择字线施加适当的电压。
[0051]感测放大器113于数据读出时对自存储单元读出至位线的数据进行感测.放大。另外，在数据写入时，将写入数据传送至存储单元。对存储单元阵列111的数据的读出及写入是以多个存储单元为单位进行，该单位为页。
[0052]源极线驱动器114对源极线施加电压。
[0053]井驱动器115对形成有NAND串118的井区域施加电压。
[0054]寄存器117中保持各种信号。例如，保持数据的写入及抹除动作的状态，通过向控制器通知动作是否正常完成。或者，寄存器117可保持自控制器200接收的命令或地址等，且也可以保持各种表。
[0055]定序器116控制NAND型闪速存储器100全体的动作。
[0056]1.2.2关于存储单元阵列111
[0057]接着，对所述存储单元阵列111的构成的详细内容进行说明。图3是任一区块BLK的电路图，其他区块BLK也具有相同的构成。
[0058]如图所示，区块BLK包含例如4个串单元SU(SU0?SU3)。且各串单元SU包含多个 NAND 串 118。
[0059]NAND串118的各者包含例如8个存储单元晶体管MT (ΜΤ0?MT7)、及选择晶体管STU ST2。存储单元晶体管MT具备包含控制栅极及电荷蓄积层的积层栅极，非易失地保持数据。此外，存储单元晶体管MT的个数并不限于8个，可为16个或32个、64个、128个等，个数并无限定。存储单元晶体管MT是配置于选择晶体管ST1、ST2间以将它们的电流路径串列连接。该串列连