编程多个存储单元及存储器的方法及该存储器的制造方法
【技术领域】
[0001]本发明关于存储器装置，尤其是一种编程多个存储单元及存储器的方法及该存储器。
【背景技术】
[0002]闪存是非易失性存储器技术的一个类别。一种类型的闪存采用浮栅存储单元(floating gate memory cells)。另一类型的闪存存储单元可被称为电荷撷取存储单元(charge trapping memory cell),其使用介电电荷撷取层以取代浮栅。
[0003]此些类型的快闪存储单元由场效晶体管(field effect transistor, FET)结构所组成。FET结构具有由通道所分隔的源极和漏极，以及与此通道分隔的栅极。栅极是由一具有隧穿介电层、电荷储存层(浮栅或介电层)以及阻隔介电层的电荷储存层而与通道分隔。依据称之为SONOS装置的早期电荷撷取存储器设计，源极、漏极以及通道是形成于硅基板(S)中，隧穿介电层由氧化硅(O)所形成，电荷储存层由氮化硅(N)所形成，阻隔介电层由氧化硅(O)所形成，而栅极包含多晶硅(S)。通过引发足够大的源极-漏极电流(例如，通过施加电压至栅极)，以移动高能电子穿过隧穿介电层而被捕捉(trapped)并储存于电荷储存层当中。
[0004]通过控制被捕捉在电荷储存结构之中的电荷量，数据被存入闪存装置的存储单元当中。所储存的电荷量设定了闪存装置中存储单元的阈电压，藉此让数据可被读取。通过施加电压脉冲至快闪存储单元以产生欲储存至快闪存储单元的电荷储存结构的电荷，数据可被编程至快闪记忆当中。一种用以编程快闪存储单元的方法被描述于Suh等人所发表的「A3.3V32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」，其收录于1995年IEEE国际固态电路研讨会文章第128至130页。依据Suh所述，为将一目标存储单元编程至一表现特定数据值的阀值范围，需执行一串的编程/验证步骤。其中，此串步骤中的每一编程脉冲是使存储单元的阈电压产生渐增(incremental)的变化，且每一编程脉冲所增加的大小是相关于先前的脉冲。在ISPP中的每一脉冲之间，编程验证电位被施加至存储单元的字线并感测数据，以决定存储单元阈电压是否超出编程验证电平。编程验证电平被设定在合适于目标数据值的范围的低电平端。通过在阀值中引起增量的变化，可达成高过编程验证电平的较紧密的阀值分布。
[0005]ISPP及其它渐增的脉冲编程方案可被应用于页编程操作，当中，一页里的存储单元是平行地被编程。由于页中的存储单元对编程脉冲可能会有不同的响应，并可能具有不同的起始阈电压，故部分的存储单元在少数脉冲内即达到目标阈电平，而部份存储单元则需要较多的脉冲。针对页编程，其过程会持续到页中的所有存储单元皆达到其目标，故在编程过程中，系统是被设计来执行相对多数的步骤。因此，渐增的脉冲编程会花费相对长的时间。在对一列(row)中大量的页进行编程的操作中，像是在用以储存大量数据组或计算机程序的一次性编程存储器装置(one-time program memory device)中，对页进行编程的时间将多上好几倍。
[0006]因此，针对具页模式编程的闪存，有需要提供一种减少编程时间的方法。
【发明内容】
[0007]—种编程多个存储单元的方法。此方法包括选择当前存储单元，并在第一编程验证电平执行预编程验证操作。此方法包括针对当前存储单元执行编程及编程验证操作，包括施加一串行编程脉冲，并执行编程验证步骤。此串行编程脉冲包括具有起始大小的起始脉冲，编程验证操作使用第二编程验证电平，其可以高于第一编程验证电平。此方法亦包括在当前存储单元在第二编程验证电平通过验证的情况下，决定下一存储单元的起始大小，以作为编程脉冲的大小的函数。
[0008]为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0009]图1为存储器的简化方块图。
[0010]图2为用以编程存储器的方法流程图的一例。
[0011]图3为用以编程存储器的方法的另一实施例流程图。
[0012]图4A为多阶段编程操作的第一阶段之后，被选页中目标存储单元的阈电压分布的一例。
[0013]图4B为目标存储单元的阈电压分布的一例，目标阈电平在多阶段编程操作的第二阶段中接收编程脉冲。
[0014]图4C为第二阶段操作的编程完成后，图4A所示的目标存储单元的阈电压分布的一例。
[0015]图5A绘示使用于图3所述的编程多个页的存储器的方法的字线电压以及位线电压的一例。
[0016]图5B绘示图5A所示的字线电压的波形的一例。
[0017]图6绘示用以编程存储器装置的存储单元页的编程脉冲的位线电压的一例。
[0018]【符号说明】
[0019]I6O:阵列
[0020]161:地址译码器
[0021]162、164、173、185:线路
[0022]163:页缓冲器
[0023]165:总线
[0024]168:偏压管理供电电压区块
[0025]169:控制器
[0026]174:区块
[0027]175:存储器
[0028]180:芯片编程设备
[0029]190:反融丝
[0030]191:缓存器
[0031]210、220、230、240、302、304、306、308、310、312、314、316、318、320、322:步骤
[0032]401、402:存储单元分布
[0033]420:阴影区域
[0034]430:虚线分布曲线
[0035]601:位线电压值
[0036]602:量值
[0037]603:初始位线电压值
[0038]PV1、PV2、PV2+dPV:电平
[0039]PPV:预编程验证步骤
[0040]PGM:编程步骤
[0041]PV:编程验证步骤
[0042]P、Q:区域
【具体实施方式】
[0043]本发明实施例的详细叙述是参照图式进行说明。
[0044]图1为例示的存储器175的简化方块图。存储器175包括存储单元阵列160。阵列160可包括NOR快闪存储单元、NAND快闪存储单元或其它合适的电荷储存存储单元。阵列160可包括可多阶段编程的存储单元。
[0045]地址译码器161经由线路162耦接至阵列160。地址是被提供到总线(bus) 165以送至地址译码器161。地址译码器161可具有字线译码器、位线译码器以及其它可对所提供的地址进行译码并选择阵列160中对应存储单元的合适译码器。
[0046]阵列160中的位线经由线路164耦接至页缓冲器163，页缓冲器163经由线路173转而耦接至其它周边电路174。
[0047]周边电路所包括的电路可由不属于阵列160的逻辑电路或模拟电路所形成，像是地址译码器161、控制器169、偏压管理供电电压区块168等等。在本例子中，标记为其它周边电路的区块174可包括输入-输出(I/O)电路、高速缓存、错误码更正(error-code-correct1n, ECC)电路以及其它存储器175上的电路元件,像是通用处理器(general purpose processor)或特殊用途的应用电路,或是提供阵列160所支持的系统上芯片(system-on-a-chip)函数的模块的组合。数据经由线路173被提供至1/0端口或存储器175内部或外部的其它数据终端。传输至阵列160或来自阵列160的数据可被储存(cached)在高速缓存当中。ECC电路可对储存的数据执行ECC函数(例如同位检查)以确保进出阵列160的数据的完整性。
[0048]控制器169 (例如以状态机来实现)提供讯号以控制偏压管理供电电压(biasarrangement supply voltage)的应用，进而完成此处所述的各种操作；其中偏压管理供电电压可透过电压供应(voltage supply)来产生或提供,或是提供于区块168。此些操作包括擦除操作、读取操作、以及页编程与编程验证操作。控制器耦接至地址译码器161、页缓冲器163以及其它周边电路174。控制器可采用本技术领域所已知的特殊用途逻辑电路来实现。在其它实施例中，控制器包括通用处理器，其可实现在相同的存储器175上，并执行计算机程序以控制装置的操作。又一实施例中，控制器可采用特殊用途逻辑电路与通用处理器的组合来实现。
[0049]页缓冲器163耦接至阵列160的位线，且针对每一连接的位线，可包括一或多个储存单元(例如闩锁器)。控制器169可使地址译码器161选择并经由各自连接的位线将阵列160中的特定存储单元耦接至页缓冲器163，并使页缓冲器163储存被写入或读取自特定存储单元的数据。阵列160中一页(page)的存储单元包括可经由页缓冲器163并行存取的存储单元。阵列160的页宽度是进出阵列160(经由个别连接的位线)的位数，其可平行地存入页缓冲器163。为提供高数据率，阵列160的大量位线(例如数百条)可被设置