半导体存储装置及nand型快闪存储器的程序化方法
【技术领域】
[0001]本发明有关于半导体存储装置的输出入数据的错误检测修正，且特别有关于NAND型快闪存储器的输入数据的错误检测修正及其程序。
【背景技术】
[0002]快闪存储器、DRAM等的半导体装置中，集成度逐年增加，要制造出良好或没有缺陷的存储元件变得困难。因此，在存储器芯片上会利用一种冗余机制，来补偿在制造过程中发生的存储器元件的物理性缺陷。例如，在一种冗余机制中，通过设置冗余存储器来补偿具有物理性缺陷的存储元件。而半导体存储器除了使用冗余存储器来进行物理性补偿外，也会使用错误检测修正电路(ECC:Error Checking Correct1n)来作为软件错误的处理对策。
[0003]NAND型快闪存储器中，反复地程序化或抹去数据，使得隧道绝缘层劣化造成电荷保持性变差、被隧道绝缘层所捕捉的电子使临界值电压产生变动，引起位错误。专利文献I中，搭载了错误检测修正电路作为这种位错误的处理对策。特别是，靠近块选择晶体管的存储单元，由于微影刻蚀所形成的图样的不均匀或是扩散层形成时的离子注入的不均匀，使得位错误率有偏高的倾向，为了补偿更多这样的错误而储存了 ECC码。
[0004]NAND型快闪存储器有I个存储单元储存I位的数据的类型，也有I个存储单元储存多位的数据的类型。专利文献2中，揭露了这种多位的数据的错误修正机制。专利文献3更揭露一种快闪存储器，将ECC运算(ECC parity)附加于输入的数据来产生ECC符号，将产生的ECC符号写入实体存储区块，当从实体存储区块读出的页数据有错误时通过ECC符号来修正错误，将修正的错误数目到达门槛值以上的实体存储区块视为警告实体存储区块并登入表格，在数据写入时降低选择警告实体存储区块的优先顺位。
[0005]【背景技术】文献
[0006]专利文献1:日本特开2010-152989号公报
[0007]专利文献2:日本特开2008-165805号公报
[0008]专利文献3:日本特开2010-79486号公报
[0009]图1说明将已知的ECC电路整合于芯片上的NAND型快闪存储器的程序化实施例。从外部输出入端输入的程序化数据载入分页缓冲/感测电路400。当载入结束时，传送电路410接着将分页缓冲/感测电路400保持的程序化数据传送到ECC电路420。传送电路410例如包括可在双方传输数据的复数的传输晶体管，各晶体管被共通连接至各栅极的控制信号TG所驱动。ECC电路420将收到的数据进行ECC计算，产生错误修正符号(错误码)。产生的错误修正符号被ECC电路420送回分页缓冲/感测电路400的既定领域。之后，分页缓冲/感测电路400将输入的程序化数据及错误修正符号程序化至存储器阵列中被选择的页面。
[0010]然而，分页缓冲/感测电路400往ECC电路420的数据的传送时间可能变得比较大。假设分页缓冲/感测电路400以区段单位来接收数据，而ECC电路420要对区段单位的数据进行ECC处理的话，程序化数据在分页缓冲/感测电路400的全部的区段传送结束为止都无法程序化。伴随着高度集成化使得每I页的位数增加的话，数据传送时间及ECC电路运算所需要的时间成比例地增加。因此，结果将造成程序化数据程序化至存储器阵列的时间变长。
【发明内容】
[0011]本发明目的在于解决上述已知的问题，而提供了一种半导体存储装置，能够维持数据的可靠度并且尝试使程序化动作高速化，该半导体存储装置包括:存储器阵列；数据保持元件，保持从该存储器阵列读出的数据，或者是保持要写入该存储器阵列的数据；输入元件；错误检测修正元件，进行数据的错误检测修正；供给元件，将来自该输入元件的输入数据并列地供给至该数据保持元件及该错误检测修正元件；以及写入元件，将该错误检测修正元件处理来自该供给元件的数据而产生的错误修正符号写入该数据保持元件。
[0012]半导体存储装置更包括:程序化元件，当元件该错误修正符号写入该数据保持元件后，将保持于该数据保持元件的数据程序化至存储器阵列。该程序化元件进行程序化时，该供给元件将输入该输入元件的数据供给至该错误检测修正元件。当该数据保持元件分割为多个区段时，该供给元件将区段单位的数据提供至该错误检测修正元件，该错误检测修正元件以进行区段单位的数据的错误检测修正。半导体存储装置更包括:数据传送元件，设置于该数据保持元件及该错误检测修正元件之间，其中该数据传送元件会在读出动作进行时将保持于该数据保持元件的数据传送至该错误检测修正元件，在程序化动作进行时不会将保持于该数据保持元件的数据传送至该错误检测修正元件。半导体存储装置更包括:控制元件，根据来自外部的指令控制程序化动作及读出动作。该数据传送元件被该控制元件所控制。该存储器阵列是NAND型存储阵列。
[0013]本发明的NAND型快闪存储器的程序化方法包括:将从外部端输入的程序化数据并列地载入分页缓冲器及错误检测修正电路；将该错误检测修正电路产生的错误修正符号连结到该程序化数据，写入该分页缓冲器；以及将保持于分页缓冲器的程序化数据及该错误修正符号程序化至存储器阵列中被选择的分页。NAND型快闪存储器的程序化方法更包括:根据外部输入的指令来判定是否为程序化动作；以及当判定为程序化动作时，将该外部端输入的程序化数据载入该错误检测修正电路。
[0014]根据本发明，将输入数据并列地载入数据保持元件及错误检测修正元件，使错误检测修正元件产生的错误修正符号写入数据保持元件，因此不需要从数据保持元件往错误修正手段的实质的数据传送，能够尝试缩短程序化的时间。
【附图说明】
[0015]图1为用来说明已知的NAND型快闪存储器的输入数据的实施例示意图。
[0016]图2为显示本发明实施例的NAND型快闪存储器的全体概略架构。
[0017]图3为显示本发明实施例的存储器阵列的NAND串列的架构的电路图。
[0018]图4为显示本发明实施例的快闪存储器在程序化时施加于各部位的电压的实施例示意图。
[0019]图5为说明输入至本发明实施例的快闪存储器的数据的流程图。
[0020]图6为显示本发明实施例的快闪存储器的输出入缓冲器的实施例示意图。
[0021]图7为说明本发明实施例的惯用领域的数据的ECC处理。
[0022]图8为说明本发明实施例的惯用领域的数据的ECC处理。
[0023]图9为说明本发明实施例的备用领域的数据的ECC处理。
[0024]图10为说明已知的快闪存储器的程序化动作时的ECC处理的流程图。
[0025]图11为说明本发明实施例的快闪存储器的程序化动作时的ECC处理的流程图。
[0026]附图标号
[0027]10?快闪存储器；
[0028]100?存储器阵列；
[0029]110、110-1?110-7?输出入缓冲器；
[0030]112?输出缓冲器；
[0031]114?切换电路；
[0032]120 ?ECC 电路；
[0033]120A?ECC电路/写入电路；
[0034]130?位址暂存器；
[0035]140?控制器；
[0036]150?字元线选择电路；
[0037]160?分页缓冲/感测电路；
[0038]170?行选择电路；
[0039]180?内部电压产生电路；
[0040]200?传送电路；
[0041]300?惯用领域；
[0042]310?备用领域；
[0043]311 ?315 ?领域；
[0044]400?分页缓冲/感测电路；
[0045]410?传送电路；
[0046]420 ?ECC 电路；
[0047]Di?输入数据；
[0048]GBL ?位线；
[0049]MCi (i = O、1、…、31)?存储单元；
[0050]NU?NAND串列、串列单元；
[0051]PO?P7?外部输出入端；
[0052]S⑶、SGS?选择栅极线；
[0053]SL?源极线；
[0054]SW?切换信号；
[0055]TD?位线选择晶体管；
[0056]TS?源极线选择晶体管；
[0057]TG?控制信号(驱动信号)；
[0058]Vers?抹除电压；
[0059]Vpgm?程序化电压；
[0060]Vpass?通过电压；
[0061]Vread?读出通过电压；
[0062]WL?字元线。
【具体实施方式】
[0063]接着，参照附图详细说明本发明的实施例。在此，会以NAND型快闪存储器为例。在附图中为了容易了解而强调各部位，但必须留意附图与实际的装置尺寸不同。
[0064]实施例
[0065]本发明实施例的快闪存储器的典型架构显示于图2。然而，在此所示的快闪存储器的架构仅为一例，本发明并不限定于这种架构。本实施例的快闪存储器10包括:存储器阵列100，由配置成行列状的复数存储单元所形成；输出入缓冲器110，连