存储器控制电路及相关的存储器控制方法
【技术领域】
[0001]本发明涉及存储器，尤其涉及一种存储器控制电路及相关的存储器控制方法。
【背景技术】
[0002]在同步动态随机存取存储器(SynchronousDynamic Random-Access Memory,SDRAM)演进到第四代双倍数据率(DDR4)和第四代低功耗双倍数据率(LPDDR4)之后，由于采用了虚拟开放漏极(Pseudo Open Drain, POD)的架构，存储器控制电路中用来产生数据信号的参考电压已经不再是一个固定值，因此，如何决定出最佳的参考电压以快速读取存储器中的数据是一个重要的课题。
【发明内容】
[0003]因此，本发明的目的之一在于提供一种存储器控制电路及相关的存储器控制方法，其可以快速地得到参考电压的最佳值，且在读取存储器中的数据时也可以不断地修正参考电压的最佳值，以供快速且正确地读取存储器中的数据。
[0004]根据本发明一实施例，一种存储器控制电路包含有一比较器、一眼宽测量电路以及一校正电路，其中该比较器用以比较一数据信号与一参考电压，以产生一比较后数据信号；该眼宽测量电路耦接于该比较器，且用以测量该比较后数据信号的眼宽，以产生一测量结果；以及该校正电路耦接于该比较器与该眼宽测量电路，并用以根据该测量结果来调整该参考电压的电平。
[0005]根据本发明另一实施例，一种存储器控制方法，包含有:比较一数据信号与一参考电压，以产生一比较后数据信号；测量该比较后数据信号的眼宽，以产生一测量结果；以及根据该测量结果来调整该参考电压的电平。
[0006]根据本发明另一实施例，一种存储器控制电路包含有一比较器、一工作周期检测电路以及一校正电路，其中该比较器用以比较一数据信号与一参考电压，以产生一比较后数据信号；该工作周期检测电路耦接于该比较器，且用以检测该比较后数据信号的工作周期，以产生一检测结果；以及该校正电路耦接于该比较器与该工作周期检测电路，并用以根据该检测结果来调整该参考电压的电平。
[0007]本发明的有益效果在于，简要归纳本发明，在本发明的存储器控制电路及相关的存储器控制方法中，其可以通过前景校正的方式以使得在电子装置开机时便可以决定出最佳的参考电压，也可以通过背景校正的方式在读取存储器数据的过程中不断地调整参考电压，以使得比较后数据信号能够一直维持有最大的眼宽。因此，通过本发明可以快速且随时地得到参考电压的最佳值，以快速且正确地读取存储器中的数据。
【附图说明】
[0008]图1为根据本发明一实施例的存储器控制电路的示意图
[0009]图2为根据本发明一实施例的眼宽测量电路的操作示意图。
[0010]图3为根据本发明一实施例的存储器控制方法的流程图。
[0011]图4为根据本发明另一实施例的存储器控制方法的流程图。
[0012]图5为根据本发明另一实施例的存储器控制方法的流程图。
[0013]其中，附图标记说明如下:
[0014]100存储器控制电路
[0015]102存储器
[0016]110比较器
[0017]120眼宽测量电路
[0018]122、124延迟元件
[0019]126、128D 型正反器
[0020]130工作周期检测电路
[0021]140校正电路
[0022]150先进先出缓冲器
[0023]180、190端点
[0024]300 ?312、400 ?424、500 ?524 步骤
【具体实施方式】
[0025]在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域中技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者通过其他装置或连接手段间接地电气连接至该第二装置。
[0026]请参考图1，图1为根据本发明一实施例的存储器控制电路100的示意图，存储器控制电路100连接到一存储器102，且包含了一比较器110、一眼宽(eye width)测量电路120、一工作周期检测电路130、一校正电路140、一先进先出缓冲器150、用来接收数据信号(DQ)的端点180、以及用来接收一时脉信号(data strobe,DQS)的端点190，其中眼宽测量电路120包含了两个延迟元件122、124、以及两个做为取样元件的D型正反器126、128，且延迟元件122、124本身的延迟量可由存储器控制电路100内部的其他控制元件来控制调整。在本实施例中，存储器控制电路100为一同步动态随机存取存储器(SDRAM)的控制电路，且存储器102为同步动态随机存取存储器。
[0027]需注意的是，为了简洁起见，图1中所绘示的存储器控制电路100仅包含了与本发明相关的部分，本领域技术人员应能了解存储器控制电路100上包含了其他必要的电路元件。
[0028]请先参考图2，图2为根据本发明一实施例的眼宽测量电路120的示意图。在传统的存储器控制电路中，其是利用时脉信号DQS的上缘(rising edge)对数据信号DQ进行取样，且利用时脉信号DQS的下缘(falling edge)对数据信号DQ的下一个位元进行取样，以产生输出数据到先进先出缓冲器150中，之后再进入后端的数据总线。而在图1所示的眼宽测量电路120中，延迟元件122、124本身的延迟量可以不断地被调整以产生具有不同相位的时脉信号DQS，且多个D型正反器126、128则使用多个不同相位的时脉信号DQS来进行取样(亦即过取样(over-sampling)操作)，以判断出数据信号DQ的眼宽。另一方面，若是数据信号DQ本身为一个0/1交替(0/1 toggle pattern)的数据信号，则眼宽测量电路120便可以判断出对应到位元值0的眼宽以及对应到位元值1的眼宽。另外，需注意的是，图1所示的眼宽测量电路120的内部电路架构仅为一范例说明，而非作为本发明的限制，举例来说，眼宽测量电路120中的延迟元件与D型正反器的数量可以根据设计者的需求而有所改变，且眼宽测量电路120本身亦可采用其他任何可以测量信号眼宽的电路设计。
[0029]图1所示的存储器控制电路100可以准确且快速地校正比较器110所接收的参考电压Vref，以使得参考电压Vref是一个最佳值，以供快速且正确地读取存储器中的数据。而存储器控制电路100校正参考电压Vref的流程可以分成前景校正(foregroundcalibrat1n)背景校正(background calibrat1n)两种，其中前景校正的目的是在电子装置开机时寻找参考电压Vref的最佳值，而背景校正则是在存储器控制电路100读取存储器102的过程中不断地最佳化参考电压Vref。
[0030]首先，就前景校正来说，请同时参考图1及图3，图3为根据本发明一实施例的存储器控制方法的流程图。首先，当包含了存储器控制电路100的电子装置开机时，此时存储器控制电路100中的一电路会产生一个0/1交替的数据信号至端点180，以作为数据信号DQ，而比较器110接着读取数据信号DQ，并比较数据信号DQ与一预设的参考电压Vref，以产生一比较后数据信号DQ’。之后，在步骤300中，眼宽测量电路120读取比较后数据信号DQ’，并测量比较后数据信号DQ’中对应到位元值0的眼宽以及对应到位元值1的眼宽，以产生一测量结果至校正电路140 ;同时，工作周期检测电路130也读取比较后数据信号DQ’，并检测比较后数据信号DQ’的工作周期，以产生一检测结果至校正电路140。接着，在步骤302中，校正电路140判断比较后数据信号DQ’中对应到位元值0的眼宽以及对应到位元值1的眼宽是否相同，且判断比较后数据信号DQ’的工作周期是否为50%，其中若是比较后数据信号DQ’中对应到位元值0的眼宽以及对应到位元值1的眼宽相同，或是比较后数据信号DQ’的工作周期为50 %，则代表目前所使用的参考电压Vref是最佳值，因此，流程进入步骤312结束校正流程；反之，则流程进入步骤304。
[0031]在步骤304中，校正电路140判断比较后数据信号DQ’中对应到位元值0的眼宽是否大于对应到位元值1的眼宽，且也判断比较后数据信号DQ’的工作周期是否小于50%(亦即，对应到位元值0的期间小于对应到位元值1的期间)，其中若是比较后数据信号DQ’中对应到位元值0的眼宽大于对应到位元值1的眼宽，或是比较后数据信号DQ’的工作周期小于50%，则流程进入步骤308以降低参考电压Vref，其中所调降的值AV可为任意适合的值；反之，则流程进入步骤306以增加参考电压Vref，其中所增加的值Λ V亦可为任意适合的值。接着，流程进入步骤310以读取比较后数据信号DQ’，并重复上述步骤直到比较后数据信号DQ’中对应到位元值0的眼宽以及对应到位元值1的眼宽相同，或是比较后数据信号DQ’的工作周期为50%为止。
[0032]需要注意的是，在图1、图3的实施例中，是同时利用眼宽测量电路120所产生的测量结果与工作周期检测电路130所产生的检测结果来决定降低或是增加参考电压Vref，然而，在本发明的其他实施例中，存储器控制电路100可以只使用眼宽测量电路120与工作周期检测电路130其中之一来进行参考电压Vref校正，亦即校正电路140可以只根据眼宽测量电路120所产生的比较后数据信号DQ’中对应到位元值0的眼宽以及对应到位元值1的眼宽来调整参考电压Vref，或是只根据工作周期检测电路130