多电流。在一个实施例中，与传统驱动器203和204中的相同晶体管相 比，MN2和MPl对于WriteO操作在尺寸上（即，W/L)变得更小，W与对于Writel的电流相比对 将逻辑零写入所选位单元提供更少电流。
[0036] 在一个实施例中，如果电阻式存储器元件(例如，MJT)的取向改变或MTJ和存取设 备的位置互换，对于每个写缓冲区中的MPUMNl、MP2和MN2的大小被调整大小W适应于 WriteO和Writel的不对称功耗，例如WriteO电流小于Writel电流。
[0037] 在一个实施例中，对于写驱动器401和40 2，对设备大小的调整可W根据DATA IN和 DATAIN#动态进行。例如，当DATAIN是运样的（其使得逻辑零被写入位单元)时，则设备MPl、 丽1、MP2和MN2的导通强度被调整，即与传统驱动器203和204中的相同晶体管相比，丽2和 MPl在尺寸上（即，W/L)变得更大。在一个实施例中，写数据驱动器401和402(加上在前面的 逆变器403)分别替换写路径架构200的写数据驱动器203和204。
[0038] 图5是根据本公开的一个实施例对于电流域中的数据驱动写路径的可变强度写驱 动器500。指出图5的具有与任何其他图的元件相同的标号(或名称)的那些元件可W采用与 描述的那个相似但不限于运样的任何方式操作或起作用。
[0039] 在一个实施例中，可变强度写驱动器500包括差分驱动器501、选择单元502和参考 发生器503。在一个实施例中，差分驱动器501包括具有可调整电流强度的P型电流源PH、具 有可调整电流强度的n型电流源NF、p型设备MPcdl和MPcd2W及n型设备丽Cdl和丽cd2。在一 个实施例中，DATAIN(Din)被MPcdl和MNcdl的栅极端子接收。在一个实施例中，DATAIN# (Din#，即Din的逆)被MPcd2和MNcd2的栅极端子接收。
[0040] 在一个实施例中，MPcdl和丽Cdl与提供输出（即，wrdata_b(也称为wrdata#))的公 共节点串联禪合。在一个实施例中，MPcdl的源极端子禪合于PH的漏极端子（即，iVCC)。在一 个实施例中，MNcdl的源极端子禪合于NF的漏极端子(即，iVSS)。在一个实施例中的源极 端子禪合于电力供应VCC。在一个实施例中，NF的源极端子禪合于地面。在一个实施例中， MPcd2和MNcd2与提供输出（即，wrdata)的公共节点串联禪合。在一个实施例中，MPcd2的源 极端子禪合于PH的漏极端子（即，iVCC)。在一个实施例中，MNcd2的源极端子禪合于NF的漏 极端子(即，iVSS)。
[0041] 在一个实施例中，DATAIN(即，Din)用于确定对于PH的偏置电压化hW及对于NF的 偏置电压Vnh。在一个实施例中，选择单元502是一个或多个复用器，其接收多个电压参考， 运些电压参考用于响应于DATAIN和信号"设定值"为化h和/或Vnh选择偏置电压水平。在一 个实施例中，选择单元502是模拟复用器，其包括通路口。在一个实施例中，选择单元502接 收参考电压，例如Vcc、vl、v2、v3、v4和Vss(即，接地），其中vl小于Vcc但大于v2, v2大于v3， ￥3大于￥4，￥4大于￥33。尽管实施例图示参考(￥。(3、￥1、￥2、￥3、￥4和￥33)，选择单元502可^接 收更少或更多的参考。
[0042] 在一个实施例中，参考电压(例如，￥(：(3、￥1、￥2、￥3、￥4和￥33)由参考发生器503生 成。在一个实施例中，参考发生器503是分压器。在一个实施例中，分压器包括禪合在一起来 形成分压器W生成偏置电压vl、v2、v3和v4的一系列电阻R1-R5。在其他实施例中，参考发生 器是任何已知参考发生器，例如带隙参考发生器等。Vph和Vnh经由DATAIN而调整W对 WriteO和Wri tel操作实现最佳写电流。在一个实施例中，Vph在OV至0.5V之间变化。在一个 实施例中，化h在IV至0.5V之间变化。
[0043] 在一个实施例中，对于Writel ,Din设置成Vcc并且Din#设置成Vss。在一个实施例 中，在化h和化h处应用相对较强的偏置。例如，化h可设置成Vss，并且化h可设置成Vcc。在运 样的实施例中，wrdata#通过设备NF中相对强的页脚而禪合于Vss，并且wrda化通过设备PH 中的相对强的页眉而禪合于Vcc。在运样的实施例中，生成更大写电流。
[0044] 在一个实施例中，对于WriteO ,Din设置成Vss并且Din#设置成Vcc。在一个实施例 中，在化h和Vnh处应用相较弱的偏置。例如，V地可设置成v3并且化h可设置成v2。在运样的 实施例中，wrdata#通过设备PH中相对弱的页眉禪合于Vcc，并且wrdata通过设备NF中相对 弱的页脚禪合于Vss。在运样的实施例中，生成更小的写电流。在一个实施例中，如果发现特 定设计（制造后）可W W较弱偏置设定值来写并且从而对于WriteO或Writel实现较低电流 和较低功率，对于复用器502的设定值可在运行中（即，动态)调整。在一个实施例中，可由复 用器502进行选择W匹配最高的那个写电流，例如在MTJ翻转或与存取设备Ml互换位置的情 况下。
[0045] 现有设计使用满足Writel操作的最坏情境的写电流幅度和写持续时间-不管它们 是在执行WriteO还是Writel。对于任何指定应用，对于"数据驱动写"技术的功率节省根据 WriteO和Writel操作的分布而变化。典型使用情况可限定为其中WriteO和Wri tel操作等可 能并且每个出现50%的时间的情况。在该情况下，能量节省比现有技术要好25%。对于其中 WriteO比Writel更可能的计算机架构和应用，功率节省提高。例如，如果75%的总写操作是 WriteO操作，则写能量节省提高到37%。
[0046] 表1:具有不同百分比的WriteO操作和不同写时间或写电流比的归一化写能量
表1示出对于不同百分比的WriteO操作和对于WriteO和Writel的不同写时间或写电流 比的示范性归一化写能量结果。当WriteO构成总写操作的50%时，从图5的实施例的能量节 省比常规设计要好25%。对于一些计算机架构和应用，WriteO比Writel更可能，并且能量节 省提高。例如，如果WriteO操作在总写操作的75%期间出现，与常规设计相比，能量节省从图 5的实施例是37%。在一个实施例中，写路径架构200的写数据驱动器203和204用写驱动器 500来替换。
[0047]图6是根据本公开的一个实施例使图3-5的任何或全部实施例与在写操作之前执 行读操作的逻辑结合的阵列架构600。指出图6的具有与任何其他图的元件相同的标号(或 名称)的那些元件可W采用与描述的那个相似但不限于运样的任何方式操作或起作用。
[004引对于电阻式存储器，读时间比写时间快得多。因此，读能量比写能量小得多。例如， 在当代工艺技术中，读能量对于STT-MRAM是写能量的大约5%。在一个实施例中，在每个写操 作期间，架构600首先读取数据。例如，如果输出读数据与输入写数据等同，写不必浪费能 量。
[0049] 对于电阻式存储器，读电流是相对小的，W避免读干扰，并且读时间典型地也快得 多。因此，读电路耗散的能量比在写期间耗散的要小得多。另外，读操作的持续时间与写操 作的持续时间相比是小的。在一个实施例中，在每个写操作期间，首先W在延迟(例如，10%-20%)和能量(例如，5%)方面最小开销来读取数据。如果输出读数据与输入写数据等同，在写 操作上不必浪费时间和能量。从跳过不必要写操作的总能量节省大大补偿读操作引起的小 的开销。
[0050] 图5的"数据驱动写"和图6的"写之前读"的实施例可W组合W对于电阻式存储器 提高能量节省。阵列架构600是结合运些技术的一个实施例。图3和4的其他技术也可W与图 6的实施例组合。
[0化1] 在一个实施例中，架构600包括数据阵列601、参考阵列602、比较单元603、逻辑口 604、写驱动器605(wr化V)、感测放大器(SA)606、参考复用器607、写使能复用器301、列选择 单元608、写使能通路口M20U例如，图2的通路口201的晶体管）、参考使能通路口M601、由 rden控制的读使能晶体管和由re打den控制的参考读使能晶体管。
[0052] 为了不掩盖实施例，单个晶体管为了说明目的用于代表复用器(例如，202)。在一 个实施例中，wrenO和wrenl脉冲提供给复用器301，并且脉冲中的一个(根据DATAIN)应用于 数据阵列601和参考阵列602两者。对于参考写，基于DATAIN选择单个wrenO/1信号。
[0053] 在一个实施例中，在操作的读部分期间，rden和refrden两者都促使它们相应的晶 体管导通。在运样的实施例中，rddataout通过SA电路606生成。在一个实施例中，在数据写 操作期间，操作的读部分首先被执行，并且由比较单元603将rdda化out与DATAIN比较。在一 个实施例中，比较单元603包括异或(XOR)逻辑。在其他实施例中，其他逻辑单元可用于实现 比较单元603。在一个实施例中，当rddataout和DATAIN匹配时，比较单元603的输出"cmp" 是'0'，wren是"0"并且不需要写操作。在该实施例中，wrenO和wrenl不是0。在一个实施例 中，当rddataout和DATAIN不匹配时，比较单元603的输出cmp是'1 '，并且wrenO/1中的一个 根据DATAIN的极性来选择。
[0054] 尽管实施例结合图3的装置，架构600可仅具有在写操作之前执行读操作所需要的 装置。在一个实施例中，架构600结合(W任何组合)论述的所有实施例。
[0055] 图7是根据本公开的一个实施例具有自控写操作的写路径架构700。指出图7的具 有与任何其他图的元件相同的标号（或名称）的那些元件可W采用与描述的那个相似但不 限于运样的任何方式操作或起作用。
[0056] 在一个实施例中，无论是执行Writel还是WriteO,在任何指定时间对于任何指定 位单元的写时间遵循分配使得一些位单元比其他位单元花费更长时间来写。现有设计持续 一定持续时间地寻求通过存储器元件的电流，其保证W远在平均值W上的写时间来对单元 写，而不管写该特定单元所必需的实际时间如何。例如，在当代工艺技术中在MTJ存储器元 件中，IOns的标称写时间确保W5-Sigma写时间来对单元的成功写。利用由写路径架构700 实现的自控写，聚集写时间减少到写平均位单元实际所化的时间。该写时间减少转化成电 流流动时间量的减少，并且因此转化成功耗的减少。
[0057] 在一个实施例中，写路径架构700包括电流传感器701和逻辑单元702。为了不掩盖 实施例，之前论述的元件/特征不重复。在一个实施例中，电流传感器701经由写驱动器203 和/或204的感测线703来感测电流（即，通过写驱动器203、204的电流）W确定写驱动器是在 写相同数据还是不同数据，并且存储器单元因为它们串联禪合在一起而应全部相同。例如， 写路径架构700监测位单元电流(经由写驱动器203和/或204)来检测由于存储器元件的电 阻改变所引起的任何改变。
[0058] 如果位单元电流明显改变，运意指位单元翻转并且写操作可W停止。在电流明显 增加或减小时，电流传感器701块输出'0'，其禁止写通路口201和202。例如MTJ的电阻可在 切换状态时改变2x;它应是整个路径（写驱动器204^写通路口 202^存取设备Ml^MT 写 通路口201^写驱动器203)中的总电阻的至少1/2,因此在该示例中，"明显"将是电流幅度 中25%的改变。
[0059] 在一个实施例中，如果电流传感器