图中，WEN为读写控制信号，WEN为高电平时，SRAM进入写操作；而LsEN则为局部灵敏放大器和预充P管的使能信号，其受列选信号和写字线信号共同控制，对于非选中列，LsEN始终保持低电平。为实现局部位线的悬浮，本发明将灵敏放大器输出缓冲器中反相器链的最后一级改成并行结构，一路为PC2MOS反相器(也可由三态门实现)，其控制信号CTL由列选信号Col〈i>生成，存储列非选中时，CTL为高电平;而另一路则由正常CMOS反相器以及充电控制开关组成，开关的导通状态由写使能信号WEN决定。两路输出均连接子模块局部位线，共同承担其的预充和驱动增强功能。
[0045]对于非选中列单元，其所在子模块中，控制信号LsEN和CTL分别保持低电平和高电平。SRAM写操作时，随着使能信号WEN跳变为高电平，图5中的并行三态缓冲器两路预充通路均断开，局部位线实质处于悬浮态。尽管起初高电平的局部位线仍会通过存取管对存“O”节点放电，干扰存储数据，但随着局部位线电平的快速降低，干扰逐渐减小，直至完全消失，半选单元的噪声容限也得以迅速恢复;而同时由于预充回路被打断，短路放电路径并不存在，整个写周期内系统并不会产生静态功耗。不过，写操作过程中，存“O”节点对应的局部位线会放电至低电平，而存“I”节点对应的局部位线则仍维持高电平，两者之间存在VDD的电压差。因此，需在读操作周期内将放电位线预充至高电平，以避免在下一写操作过程中，位线上的电压差使得数据错误写入半选单元。读操作时，尽管上支路中的充电回路仍断开，但由于WEN已跳变至低电平，下路输出可以对局部位线充电，从而完成预充操作。
[0046]对于选中列单元，CTL为低电平，上支路与普通反相器无异，写操作时，信号WEN和LsEN均跳变为高电平，预充截止。由于下支路断开，数据沿着上支路从灵敏放大器输出端传输至局部位线，一旦单元存取管打开，数据即可写入。而读操作时，LsEN又跳变为低电平，选中子模块进入预充模式，此时上下两支路均导通，共同完成对局部写位线的预充。因此，采用局部位线悬浮结构，在保证半选单元位线悬浮，干扰消除的前提下，也并不会影响选中单元的正常读写操作。
[0047]值得注意的是，即使采用局部位线悬浮技术，由于存取管导通，写操作时，半选单元中存“O”节点对应的局部位线电平仍会下降，由此必然会产生动态功耗，但是与未采用该技术，单元因受半选干扰而产生的庞大的短路静态功耗相比，这是可以忽略的。而且，通过分级位线结构的优化，合理选择各子模块中存储单元的数目，则该功耗仍可以得到进一步降低。
[0048]综上所述，在分级位线结构的基础上，本发明针对读写操作分别引入虚拟地线控制和局部位线悬浮技术，从而有效切断了 SRAM工作时未选中列单元中存在的短路静态放电路径，系统功耗得以明显减小；而且，由于悬浮态的局部写位线其驱动能力大幅降低，对半选单元存储节点的耦合作用减弱，系统噪声容限增加，单元鲁棒性得以提升。
[0049]以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的【具体实施方式】仅限于此，对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单的推演或替换，都应当视为属于本发明所提交的权利要求书确定的专利保护范围。
【主权项】
1.一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，包括存储阵列;所述存储阵列为分级位线结构，将每列单元划分成若干个子模块;存储阵列中的存储单元采用8T-SRAM结构，具有单独的读支路;子模块中各存储单元的读操作支路的地线单独引出，通过地线控制开关统一接入实际地线，并由子模块对应列的列选信号Col〈i>控制各地线控制开关的导通状态。2.根据权利要求1所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，读操作时:对于非选中列，列选信号Col〈i>为低电平，尽管存储单元处于激活态，其读支路地线因地线控制开关的关断而进入悬浮态，位线无法放电，短路放电路径被完全切断，整个读周期内不会因半选干扰而产生静态功耗。3.根据权利要求1所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，子模块的存储单元的个数为8-64。4.根据权利要求1所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，子模块中还包括有局部灵敏放大器LSA;局部灵敏放大器LSA的正/反输出端通过两个输出缓冲器连接子模块的局部位线，局部灵敏放大器LSA的正/反输入端通过两个传输门连接全局位线。5.根据权利要求4所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，输出缓冲器包括反相器链、末级反相器、预充P管、控制开关和PC2MOS反相器;预充P管连接反相器链的输入端，反相器链的输出端连接末级反相器的输入端和PC2MOS反相器的输入端，末级反相器的输出端通过控制开关连接局部位线，PC2MOS反相器的输出端连接局部位线;控制开关由读写控制信号WEN控制，WEN为高电平时，SRAM进入写操作;预充P管的局部灵敏放大器的使能信号为LsEN，LsEN受列选信号和写字线信号共同控制，对于非选中列，LsEN始终保持低电平;PC2MOS反相器的控制信号CTL由列选信号Col〈i>生成，存储列非选中时，CTL为高电平。6.根据权利要求5所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，SRAM写操作时，对于非选中列单元，其所在子模块中，控制信号LsEN和CTL分别保持低电平和高电平，随着使能信号WEN跳变为高电平，输出缓冲器两路预充通路均断开，局部位线实质处于悬浮态，短路静态放电路径被消除;对于选中列单元，CTL为低电平，写操作时，信号WEN和LsEN均跳变为高电平，预充截止，数据通过PC2MOS反相器传递至局部位线。7.根据权利要求1至6中任一项所述的一种基于分级位线结构的SRAM半选干扰消除结构，其特征在于，还包括: 行/列译码器:对行/列地址信号进行译码； 时序电路I:结构与实际存储列完全相同，用于模拟位线的充放电过程； 时序电路2:根据时序电路I中虚拟位线的充放电情况，产生字线控制信号，从而在位线电平低于参考电平时关断字线，节省功耗； 时序电路3:根据时序电路2中控制信号和行译码器的输出结果，生成最终供实际阵列使用的字线信号； 预充电路:用于确保未选中列位线预充至高电平； 读写辅助电路:由数据传输模块和灵敏放大器组成，写操作时，将输入数据传输至选中列位线，而读操作时，则将位线数据传输至灵敏放大器，以读出数据，灵敏放大器控制信号 。壬蜜柚iife-fflNasKc/C f ^ 「I 七 V 10cgzgol Zo
【专利摘要】本发明公开一种基于分级位线结构的SRAM半选干扰消除结构，包括存储阵列；所述存储阵列为分级位线结构；存储阵列中的存储单元具有单独的读操作支路；存储阵列中的每一列划分为若干个子模块。本发明采用虚拟地线控制，将子模块中各存储单元的读操作支路的地线单独引出，通过地线控制开关统一接入实际地线，并由子模块对应列的列选信号Col<i>控制各地线控制开关的导通状态，切断了读操作时未选中列单元其位线放电通路，从而完全消除了由于半选干扰而导致的静态功耗消耗；而通过局部位线悬浮技术的采用，则在写操作时迫使未选中列局部位线浮空，从而消除了短路放电路径，并且有效地减小了局部位线对半选单元的干扰，使得单元鲁棒性提升，噪声容限增大。
【IPC分类】G11C11/412
【公开号】CN105702281
【申请号】CN201511030520
【发明人】耿莉, 张 杰, 薛仲明, 董力, 商中夏, 李广林
【申请人】西安交通大学
【公开日】2016年6月22日
【申请日】2015年12月31日