半导体存储装置及存储系统的制作方法

半导体存储装置及存储系统的制作方法
【专利摘要】本发明的实施方式提供一种能够有效率地修复不良的半导体存储装置及存储系统。实施方式的半导体存储装置具备第1及第2区块(正常BLK及A型BLK)、以及行控制电路(120、130)。行控制电路(120、130)对第1区块以第1模式进行控制，对第2区块以第2模式进行控制。第1及第2区块分别具备第1至第3字线(WLn+1、WLn－1、WLn)。行控制电路(120、130)在第1模式下选择第3字线(WLn)，将第1及第2字线这两者(WLn+1、WLn－1)设为非选择。进而，在第2模式下，选择第1及第3字线这两者(WLn和WLn+1)，将第2字线(WLn－1)设为非选择。
【专利说明】半导体存储装置及存储系统
[0001][相关申请]
[0002]本申请享有以日本专利申请2015-40714号(申请日:2015年3月2日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体存储装置及存储系统。
【背景技术】
[0004]已知有将存储单元(memory cell)三维地排列而成的NAND(Not AND，与非)型闪速存储器。

【发明内容】

[0005]本发明的实施方式提供一种能够有效率地修复不良的半导体存储装置及存储系统。
[0006]本实施方式的半导体存储装置具备第I及第2区块、以及行控制电路。第I及第2区块具备能够保持数据的多个存储单元晶体管。行控制电路在数据的写入及读出时，对第I区块以第I模式进行控制，对第2区块以第2模式进行控制。第I及第2区块分别具备第I字线及第2字线、以及位于第I字线与第2字线之间的第3字线。行控制电路能够独立地控制第I及第2区块各自中的第I至第3字线的电位。而且，行控制电路在第I模式下，选择第3字线，将第I及第2字线这两者设为非选择。进而，在第2模式下，选择第I及第3字线这两者，将第2字线设为非选择。
【附图说明】
[0007]图1是第I实施方式的存储系统的框图。
[0008]图2是第I实施方式的半导体存储装置所具备的区块的电路图。
[0009]图3是第I实施方式的半导体存储装置所具备的区块的剖视图。
[0010]图4是表示第I实施方式的半导体存储装置所具备的正常区块中的页面地址的分配方法的表格。
[0011]图5是表示第I实施方式的半导体存储装置所具备的正常区块中的页面地址的分配方法的概念的电路图。
[0012]图6是表示第I实施方式的半导体存储装置所具备的A型区块中的页面地址的分配方法的表格。
[0013]图7是表示第I实施方式的半导体存储装置所具备的A型区块中的页面地址的分配方法的概念的电路图。
[0014]图8是表示第I实施方式的半导体存储装置所具备的B型区块中的页面地址的分配方法的表格。
[0015]图9是表示第I实施方式的半导体存储装置所具备的B型区块中的页面地址的分配方法的概念的电路图。
[0016]图10是第I实施方式的半导体存储装置所具备的区块表的概念图。
[0017]图11是第I实施方式的半导体存储装置所具备的行解码器及驱动电路的电路图。
[0018]图12是第I实施方式的半导体存储装置所具备的区块解码器的电路图。
[0019]图13是表示第I实施方式的存储系统的动作的流程图。
[0020]图14是第I实施方式的存储系统的写入动作时的各种信号的时序图。
[0021]图15是第I实施方式的半导体存储装置的写入时的框图。
[0022]图16是第I实施方式的半导体存储装置的写入动作时的各种信号的时序图。
[0023]图17是第I实施方式的存储系统的写入动作时的各种信号的时序图。
[0024]图18是第I实施方式的半导体存储装置的写入时的框图。
[0025]图19是第I实施方式的半导体存储装置的写入动作时的各种信号的时序图。
[0026]图20是第I实施方式的存储系统的写入动作时的各种信号的时序图。
[0027]图21是第I实施方式的半导体存储装置的写入时的框图。
[0028]图22是第I实施方式的半导体存储装置的写入动作时的各种信号的时序图。
[0029]图23是第I实施方式的存储系统的读出动作时的各种信号的时序图。
[0030]图24是第I实施方式的半导体存储装置的读出动作时的各种信号的时序图。
[0031]图25是第I实施方式的存储系统的读出动作时的各种信号的时序图。
[0032]图26是第I实施方式的半导体存储装置的读出动作时的各种信号的时序图。
[0033]图27是第I实施方式的半导体存储装置的读出动作时的各种信号的时序图。
[0034]图28是第I实施方式的存储系统的删除验证动作时的各种信号的时序图。
[0035]图29是第I实施方式的半导体存储装置的删除验证动作时的各种信号的时序图。
[0036]图30是第I实施方式的存储系统的删除验证动作时的各种信号的时序图。
[0037]图31是第I实施方式的半导体存储装置的删除验证动作时的各种信号的时序图。
[0038]图32是第I实施方式的半导体存储装置的删除验证动作时的各种信号的时序图。
[0039]图33是存储单元阵列的电路图。
[0040]图34是第I实施方式的半导体存储装置的存储单元阵列的电路图。
[0041]图35是第I实施方式的半导体存储装置的存储单元阵列的电路图。
[0042]图36是表示第2实施方式的半导体存储装置中的区块信息的读出方法的流程图。
[0043]图37是第2实施方式的半导体存储装置的框图。
[0044]图38是第2实施方式的半导体存储装置的框图。
[0045]图39是第2实施方式的半导体存储装置的框图。
[0046]图40是第2实施方式的半导体存储装置的框图。
[0047]图41是第I及第2实施方式的变化例的半导体存储装置所具备的区块解码器的电路图。
【具体实施方式】
[0048]以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。
[0049]1.第I实施方式
[0050]对第I实施方式的半导体存储装置及存储系统进行说明。以下，作为半导体存储装置，列举在半导体衬底的上方三维地积层存储单元而成的三维积层型NAND型闪速存储器为例进行说明。
[0051 ] 1.1关于构成
[0052]1.1.1关于存储系统的整体构成
[0053]首先，利用图1对包含本实施方式的半导体存储装置的存储系统的大致的整体构成进行说明。图1是本实施方式的存储系统的框图。
[0054]如图所示，存储系统I包括NAND型闪速存储器100与控制器200 AAND型闪速存储器100与控制器200例如也可以通过它们的组合而构成一个半导体装置，作为其例子，可列举像SD?卡那样的存储卡或SSD(solid state drive，固态驱动器)等。
[0055]NAND型闪速存储器100具备多个存储单元，将数据非易失地存储。控制器200通过NAND总线而连接于NAND型闪速存储器100，并通过主机总线而连接于主机设备300。而且，控制器200控制NAND型闪速存储器100，且响应从主机设备300接收到的命令而对NAND型闪速存储器100进行存取。主机设备300为例如数码相机或个人计算机等，主机总线为例如按照SD?接口的总线。
[0056]NAND总线进行按照NAND接口的信号的收发。该信号的具体例为地址锁存使能信号ALE、指令锁存使能信号CLE、写使能信号WEn、读使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。
[0057]信号CLE及ALE是向NAND型闪速存储器100通知对于NAND型闪速存储器100的输入信号I/o分别为指令及地址的信号。信号WEn以低(low)电平被有效化，且为用来将输入信号I/O撷取到NAND型闪速存储器100的信号。信号REn也是以低电平被有效化，且为用来从NAND型闪速存储器100读出输出信号I/O的信号。就绪/忙碌信号RBn是表示NAND型闪速存储器100为就绪状态(能够接收来自控制器200的命令的状态)还是忙碌状态(无法接收来自控制器200的命令的状态)的信号，低电平表示忙碌状态。输入输出信号I/O为例如8比特的信号。而且，输入输出信号I/O是在NAND型闪速存储器100与控制器200之间被收发的数据的实体，为指令、地址、写入数据、及读出数据等。
[0058]1.1.2关于控制器200的构成
[0059]接着，利用图1，对控制器200的构成的详细情况进行说明。如图1所示，控制器200包括主机接口电路210、内置存储器(RAM(Random Access Memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理器))230、缓冲存储器240、及NAND接口电路 250。
[0060]主机接口电路210经由主机总线与主机设备300连接，将从主机设备300接收到的命令及数据分别传输给处理器230及缓冲存储器240。另外，响应处理器230的命令，将缓冲存储器240内的数据传输给主机设备300。
[0061]处理器230对控制器200整体的动作进行控制。例如，处理器230在从主机设备300接收到写入命令时，响应该命令而对NAND接口电路250发出写入命令。读出及删除时也同样。另外，处理器230执行耗损平衡等用来管理NAND型闪速存储器100的各种处理。
[0062]NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通信。而且，基于从处理器230接收到的命令，将信号ALE、CLE、WEn及REn向NAND型闪速存储器100输出。另外，在写入时，将由处理器230发出的写入指令、及缓冲存储器240内的写入数据作为输入输出信号I/O传输给NAND型闪速存储器100。进而，在读出时，将由处理器230发出的读出指令作为输入输出信号I/O传输给NAND型闪速存储器100，进而，将从NAND型闪速存储器100读出的数据作为输入输出信号I/O接收，并将该信号传输给缓冲存储器240。
[0063]缓冲存储器240暂时保持写入数据或读出数据。
[0064]内置存储器220为例如DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作处理器230的作业区域。而且，内置存储器220保持用来管理NAND型闪速存储器100的固件或各种管理表格等。
[0065]1.1.3关于NAND型闪速存储器100的构成
[0066]1.1.3.1关于NAND型闪速存储器100的整体构成
[0067]接下来，对NAND型闪速存储器100的构成进行说明。如图1所示，NAND型闪速存储器100包括存储单元阵列110、行解码器120(120-0?120-3)、驱动电路130(130-0?130-3)、读出放大器140、地址寄存器150、指令寄存器160、及定序器170。
[0068]存储单元阵列110包括在行及列建立对应的多个非易失性存储单元的集合体即例如4个区块BLK(BLK0?BLK3)。而且，存储单元阵列110存储从控制器200所赋予的数据。
[0069]行解码器120-0?120-3分别与区块BLKO?BLK3建立对应而设置，对相对应的区块BLK中的行方向进行选择。
[0070]驱动电路130-0?130-3分别与行解码器120-0?120-3建立对应而设置，经由相对应的行解码器120-0?120-3而分别对区块BLKO?BLK3输出电压。
[0071]读出放大器140在读出数据时读出(sense)从存储单元阵列110所读出的数据，并将该数据DAT输出到控制器200。在写入数据时，将从控制器200接收到的写入数据DAT传输给存储单元阵列110。
[0072]地址寄存器150保持从控制器200接收到的地址ADD。指令寄存器160保持从控制器200接收到的指令CMD。
[0073]定序器170基于保持在指令寄存器160的指令CMD，对NAND型闪速存储器100整体的动作进行控制。
[0074]1.1.3.2关于区块BLK的构成
[0075]接下来，利用图2对所述区块BLK的构成进行说明。图2是区块BLK的电路图。
[0076]如图所示，区块BLK包含例如4个指状物FNG(FNG0?FNG3)。另外，各个指状物FNG包含多个NAND串NS。
[0077]NAND串NS分别包含例如24个存储单元晶体管ΜΤ(ΜΤ0?MT23)、虚设晶体管DT(DT0?DT3)、及选择晶体管ST1、ST2。存储单元晶体管MT具备控制栅极与电荷累积层，将数据非易失地保持。而且，存储单元晶体管MT串联连接在选择晶体管STl的源极与选择晶体管ST2的漏极之间。另外，虚设晶体管DT具有与存储单元晶体管MT相同的构成，但并非用来存储数据，而是在动作时只作为电流路径发挥功能。而且，虚设晶体管DTO及DTl连接在选择晶体管ST2的漏极与存储单元晶体管MTO的源极之间，虚设晶体管DT3及DT2连接在选择晶体管STl的源极与存储单元晶体管MT23的漏极之间。
[0078]指状物FNGO?FNG3各自中的选择晶体管STl的栅极分别共通连接于选择栅极线S⑶O?SGD3。同样地，指状物FNGO?FNG3各自中的选择晶体管ST2的栅极分别共通连接于选择栅极线SGSO?SGS3。此外，选择栅极线SGSO?SGS3也可以汇集成I根。另外，位于同一区块BLK内的存储单元晶体管MTO?MT23的控制栅极分别共通连接于字线WLO?WL23。
[0079]另外，在存储单元阵列110内位于同一列的NAND串NS的选择晶体管STl的漏极共通连接于位线BL(BL0?BL(L—1)，(L一I)为I以上的自然数)。也就是说，位线BL在多个区块BLK间将NAND串NS共通地连接。进而，多个选择晶体管ST2的源极共通地连接于源极线SL。
[0080]也就是说，指状物FNG是连接于不同的位线BL且连接于同一选择栅极线S⑶的NAND串NS的集合体。另外，区块BLK是使字线WL共通的多个指状物FNG的集合体。而且，存储单元阵列110是使位线BL共通的多个区块BLK的集合体。
[0081]数据的写入及读出是对任一指状物FNG中的连接于任一字线WL的存储单元晶体管MT—次性进行。将该单位称为“页面”。在本例中，假设I个存储单元晶体管MT能够保持2比特数据的情况。在该情况下，数据的写入是针对2比特数据中的每一低阶位、及每一高阶位进行。因此，将一次性写入的低阶位的集合称为“低阶页面”，将高阶位的集合称为“高阶页面”。
[0082]另外，数据的删除能以区块BLK为单位或以比区块BLK小的单位进行。关于删除方法，例如记载在名为 “NONVOLATILE SEMICONDUCTOR MEMORY DEVICE” 的在2011 年9月18 日提出申请的美国专利申请13/235389号中。另外，记载在名为“NON-VOLATILE SEMI⑶NDUCT0RSTORAGE DEVICE”的在2010年I月27日提出申请的美国专利申请12/694690号中。进而，记载在名为 “NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”的在2012年5月30日提出申请的美国专利申请13/483610号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
[0083]图3是区块BLK的局部区域的剖视图。如图所示，在P型半导体衬底10的表面区域内形成着η型阱区域11，在η型阱区域11的表面区域内形成着P型阱区域12。而且，在阱区域12上形成着多个NAND串NS。也就是说，在阱区域12上方依次积层着作为选择栅极线SGS发挥功能的例如4层配线层、作为虚设字线DWLO及DWLl发挥功能的2层配线层、作为字线WLO?WL23发挥功能的24层配线层、作为虚设字线DWL2及DWL3发挥功能的2层配线层、及作为选择栅极线SGD发挥功能的例如4层配线层。
[0084]而且，形成着贯通这些配线层并到达至阱区域12的柱状导电体14。在导电体14的侧面，依次形成未图示的栅极绝缘膜、电荷累积层(绝缘膜)、及区块绝缘膜，通过它们而形成存储单元晶体管MT、虚设晶体管DT、以及选择晶体管STl及ST2。导电体14作为NAND串NS的电流路径发挥功能，且成为供形成各晶体管的信道的区域。而且，导电体14的上端连接于未图示的位线BL。如果是图3的例子，那么关于I个指状物FNG图示了 4个NAND串NS，但它们分别连接于不同的位线BL。
[0085]在阱区域12的表面区域内形成着η+型杂质扩散层13。在扩散层13上形成接触插塞LI，接触插塞LI连接于未图示的源极线SL。
[0086]以上的构成沿记载着图3的纸面的深度方向排列着多个，由在深度方向上排列的多个NAND串NS的集合形成指状物FNG。
[0087]此外，关于存储单元阵列111的构成，也可以为其他构成。也就是说，关于存储单元阵列111的构成，例如记载在名为“三维积层非易失性半导体存储器”的在2009年3月19日提出申请的美国专利申请12/407,403号中。另外，记载在名为“三维积层非易失性半导体存储器”的在2009年3月18日提出申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法”的在2010年3月25日提出申请的美国专利申请12/679，991号、名为“半导体存储器及其制造方法”的在2009年3月23日提出申请的美国专利申请12/532,030号中。这些专利申请的全部内容通过参照而引用在本申请的说明书中。
[0088]1.1.3.3关于区块BLK的种类与地址分配
[0089]接下来，对所述区块BLK的种类及对各页面所分配的物理地址(页面地址)进行说明。
[0090]区块BLK可采取正常区块、A型区块、B型区块、或坏区块中的任一种。根据区块BLK为正常区块(或坏区块)、A型区块、及B型区块中的哪一种，而页面地址的分配方法不同。以下，分别进行说明。此外，以下，为了简化说明，以I个区块BLK中所包含的指状物FNG的数量为2个的情况为例进行说明。
[0091]<正常区块>
[0092]首先，利用图4及图5对正常区块进行说明。图4是表示指状物FNG、字线WL、以及高阶页面及低阶页面相对于页面地址的关系的表格，图5是示意性地表示图4的电路图。
[0093]在正常区块中，对各指状物FNG中的每I根字线WL分配页面地址。而且，对I根字线WL分配了低阶页面与高阶页面，因此，对各指状物FNG的I根字线分配低阶页面地址与高阶页面地址这2个页面地址。
[0094]更具体来说，如图4及图5所示，首先，对与指状物FNGO的字线WLO对应的低阶页面分配该区块BLK的开头页面地址“00(十进制记法)”，对高阶页面分配下一页面地址“01”。接着，对与指状物FNGl的字线WLO对应的低阶页面分配下一页面地址“02”，对高阶页面分配下一页面地址“03”。
[0095]接着，对与指状物FNGO的字线WLl对应的低阶页面分配下一页面地址“04”，对高阶页面分配下一页面地址“05”。进而，对与指状物FNGl的字线WLl对应的低阶页面分配下一页面地址“06”，对高阶页面分配下一页面地址“07”。
[0096]而且，对与指状物FNGl的最终字线WL23对应的低阶页面分配页面地址“94”，对高阶页面分配最终页面地址“95”。
[0097]像这样，在正常区块中，对各指状物FNG中的I根字线WL分配2页面。因此，包含2个指状物FNGO及FNGl的区块BLK的总页面数成为96页面，对各页面分配页面地址“00”?“95”。
[0098]<A型区块>
[0099]接下来，利用图6及图7对A型区块进行说明。图6及图7表示A型区块的情况的一例，与在正常区块所说明的图4及图5对应。
[0100]在A型区块中，对各指状物FNG中的每2根字线分配高阶页面地址与低阶页面地址。也就是说，在A型区块的情况下，利用I个页面地址选择2根字线WL。
[0101]更具体来说，如图6及图7所示，首先，对与指状物FNGO的字线WLO及WLl对应的低阶页面分配该区块BLK的开头页面地址“00”，对高阶页面分配下一页面地址“01”。接着，对与指状物FNGl的字线WLO及WLl对应的低阶页面分配下一页面地址“02”，对高阶页面分配下一页面地址“03”。
[0102]接着，对与指状物FNGO的字线WL2及WL3对应的低阶页面分配下一页面地址“04”，对高阶页面分配下一页面地址“05”。进而，对与指状物FNGl的字线WL2及WL3对应的低阶页面分配下一页面地址“06”，对高阶页面分配下一页面地址“07”。
[0103]而且，对与指状物FNGl的字线WL22及最终字线WL23对应的低阶页面分配页面地址“46”，对高阶页面分配最终页面地址“47”。
[0104]像这样，在A型区块中，对各指状物FNG中的2根字线WL(2i)及WL(2i+ l)的组分配2页面(其中，i为O?11的整数)。因此，包含2个指状物FNGO及FNGl的A型区块的总页面数成为正常区块的情况的一半即48页面，对各页面分配页面地址“00”?“47”。
[0105]<B型区块>
[0106]接下来，利用图8及图9对B型区块进行说明。图8及图9表示B型区块的情况的一例，与在正常区块所说明的图4及图5对应。
[0107]B型区块也与A型区块同样地，对各指状物FNG中的每2根字线WL分配高阶页面地址与低阶页面地址。B型区块与A型区块的不同之处在于，将2根字线WL(2i+l)与WL(2i+2)设为一组而分配页面地址(i为O?10的整数)。
[0108]更具体来说，如图8及图9所示，首先，对与指状物FNGO的字线WLl及WL2对应的低阶页面分配该区块BLK的开头页面地址“00”，对高阶页面分配下一页面地址“01”。接着，对与指状物FNGl的字线WLl及WL2对应的低阶页面分配下一页面地址“02”，对高阶页面分配下一页面地址“03”。
[0109]接着，对与指状物FNGO的字线WL3及WL4对应的低阶页面分配下一页面地址“04”，对高阶页面分配下一页面地址“05”。进而，对与指状物FNGl的字线WL3及WL4对应的低阶页面分配下一页面地址“06”，对高阶页面分配下一页面地址“07”。
[0110]而且，对与指状物FNGl的字线WL21及字线WL22对应的低阶页面分配页面地址“42”，对高阶页面分配页面地址“43”。
[0111]此外，在本例中，对最终字线WL23也利用与正常区块相同的方法分配页面地址。也就是说，对与指状物FNGO的字线WL23对应的低阶页面分配页面地址“44”，对高阶页面分配页面地址“45”，进而，对与指状物FNGl的字线WL23对应的低阶页面分配页面地址“46”，对高阶页面分配最终页面地址“47” ο而且，不对字线WLO分配页面地址。
[0112]然而，关于与选择栅极线S⑶及SGS相邻的字线WLO及WL23的处理，并不限于这种情况。也就是说，也可以对字线WLO及WL23这两者利用与正常区块相同的方法分配页面地址，也可以为对两者不分配页面地址的情况。或者，也可以为对字线WLO利用与正常区块相同的方法分配页面地址且对字线WL23不分配页面地址的情况。其中，只要仅对字线WLO及WL23中的任一者以与正常区块相同的方式分配页面地址，便能够将I个区块BLK中的页面数设为与A型区块的情况相同。而且，在该情况下，与未分配页面地址的字线WL连接的存储单元晶体管MT只作为成为电流路径的虚设晶体管发挥功能。
[0113]<坏区块>
[0114]坏区块是例如在NAND型闪速存储器100出货前的测试时发现不良而认为不能使用的区块BLK。既可对坏区块分配页面地址，也可以不对坏区块分配页面地址，在分配的情况下，例如利用与正常区块相同的方法进行分配。
[0115]<区块表>
[0116]表示各区块BLK为哪种区块的信息以表格(将其称为区块表)的形式保持在例如R0M(Read Only Memory，只读存储器)恪丝盒(fuse block)内。
[0117]图10是区块表的概念图。区块表保持利用2比特数据表现区块的种类的区块信息。如果是图10的例子，那么“00”表示正常区块，“01”表示A型区块，“10”表示B型区块，“11”表示坏区块。因此，在图1O的例子中，区块BLKO为正常区块，区块BLKl为A型区块，区块BLK2为B型区块，区块BLK3为坏区块。
[0118]区块表是与保持在ROM熔丝盒的其他信息(为NAND型闪速存储器100为了进行动作而所需的信息，例如列冗余信息或修整信息等)一同在例如对NAND型闪速存储器100接通电源时被读出放大器140读出。这种情况被称为通电读取(Power On Read)，无需基于控制器200的读出命令便在NAND型闪速存储器100中由例如定序器170自发地进行。而且，定序器170基于区块表将区块信息设定在行解码器120内的区块解码器内。
[0119]1.1.3.4关于行解码器120的构成
[0120]接下来，利用图11对行解码器120的构成进行说明。图11是行解码器120及驱动电路130的电路图。
[0121]行解码器120作为将从对应的驱动电路130输出的电压传输到对应的配线WL、DffL、SGD、及SGS的开关发挥功能。
[0122]如图所示，行解码器120包括区块解码器20及高耐压η信道M0S(Metal OxideSemiconductor，金属氧化物半导体)晶体管 21 ?25(21-0 ?21-23、22-0 ?22-3、23-0 ?23-
3、24-0?24-3、25-0?25-3)、及26。
[0123]晶体管21将电压传输给对应的区块BLK的字线WL。也就是说，晶体管21-O?21 -2 3分别将源极及漏极中的一者连接于对应的区块BLK的字线WLO?WL23，将另一者分别连接于信号线CGO?CG23，将栅极共通地连接于信号线TG。
[0124]晶体管22及23对选择栅极线SO)传输电压。也就是说，晶体管22-0?22-3分别将源极及漏极中的一者连接于对应的区块BLK的选择栅极线SGDO?SGD3，将另一者连接于信号线SGDDO?SGDD3，将栅极共通地连接于信号线TG。另外，晶体管23-0?23_3分别将源极及漏极中的一者连接于对应的区块BLK的选择栅极线SGDO?SGD3，将另一者连接于节点SGD_COM，对栅极赋予信号RDECADn。对节点SGD_C0M施加例如OV等使选择晶体管STl为断开状态的电压。
[0125]晶体管24及25对选择栅极线SGS传输电压。而且，其连接与在晶体管22及23将选择栅极线SGD更换为SGS、将信号线SGDD更换为SGSD并将节点SGD_C0M更换为SGS_C0M所得者等效。
[0126]晶体管26对虚设字线DWL传输电压。也就是说，晶体管26将源极及漏极中的一者共通地连接于对应的区块BLK的虚设字线DWLO?DWL3，将另一者连接于信号线DCG，将栅极共通地连接于信号线TG。
[0127]区块解码器20对从地址寄存器150赋予的区块地址BA进行解码。另外，区块解码器20保持图10中所说明的区块信息。而且，区块解码器20基于区块地址BA的解码结果与区块信息，对信号线TG及RDECADn施加电压，而将晶体管21、22、24、26、或晶体管23及25设为接通状态。
[0128]图12是表示区块解码器20的构成例的电路图。如图所示，区块解码器20包括锁存电路40、与门41?45、或门46、及反相器47?51。
[0129]锁存电路40保持对应的区块BLK的区块信息(在图12的例子中，保持着“00”)。锁存电路40是在区块信息的低阶位为“O”的情况下，对节点Nlower输出“L(low，低)”电平，在“I”的情况下输出“H(High，高)”电平。另外，在区块信息的高阶位为“O”的情况下，对节点Nupper输出“L”电平，在“I”的情况下输出“H”电平。在锁存电路40中，例如，如上所述般，在通电读取时存储区块信息。
[Ο?Ο]反相器47及49使节点Nupper的信号反转。另外，反相器48及50使节点Nlower的信号反转。
[0131]与门42进行反相器47及48的输出的逻辑与运算，并将运算结果输出到节点Nnorm。与门43进行反相器49的输出、节点Nlower的信号、及信号CMD_A的逻辑与运算，并将运算结果输出到节点N_A。与门44进行反相器50的输出、节点Nupper的信号、及信号0100的逻辑与运算，并将运算结果输出到节点N_B。信号CMD_A&CMD_B是在存取对象区块分别为A型区块及B型区块时由定序器170有效化(本例中为“H”电平)的信号。
[0132]或非门46进行节点Nnorm、N_A、及N_B的信号的逻辑或运算，并将运算结果输出到节点Nmode ο
[0133]与门41进行区块地址BA的逻辑与运算，并将运算结果输出到节点Nadd。更具体来说，在从地址寄存器150赋予的区块地址BA与分配给对应的区块BLK的区块地址相等的情况下，运算结果被设为“H”电平，在不同的情况下，运算结果被设为“L”电平。
[0134]与门45进行节点Nadd及Nmode中的信号的逻辑与运算，并将运算结果赋予给信号线TG。另外，反相器51使信号线TG的信号反转，并将其结果赋予给信号线RDECADn。
[0135]此外，区块解码器20的构成并不限于图12中所说明的构成，只要为能够进行下述1.2的项目中说明的动作的构成即可。
[0136]1.1.3.5关于驱动电路130的构成
[0137]接下来，利用图11对驱动电路130的构成进行说明。驱动电路130对从地址寄存器150赋予的页面地址PA进行解码。然后，根据页面地址PA的解码结果，对信号线CGO?CG23、SGDDO?SGDD3、SGSDO?SGSD3、及DCG分别传输数据的写入、读出及删除所需的电压。
[0138]如图11所示，驱动电路130包括WL驱动器30(30-0?30-23)、S⑶驱动器31 (31-0?31-3)、SGS驱动器32(32-0?32-3)、及DWL驱动器33。
[0139]WL驱动器30-0?30-23分别对信号线CGO?CG23传输所需的电压。而且，基于页面地址PA的解码结果，选择任一信号线CG，对选择信号线CG及非选择信号线CG施加规定的电压。因此，在与正常区块对应的驱动电路130，利用I个WL驱动器30选择I根信号线CG(也就是字线WL)，其他信号线CG被设为非选择。另一方面，在与A型区块对应的驱动电路130，利用2个WL驱动器30选择2根信号线CG。另外，在与B型区块对应的驱动电路130，根据页面地址PA选择I根或2根信号线CG。
[0140]S⑶驱动器31-0?31-3分别根据页面地址PA的解码结果对信号线SGDDO?SGDD3传输所需的电压。SGS驱动器32-0?32-3分别根据页面地址PA的解码结果对信号线SGSDO?SGSD3传输所需的电压。也就是说，利用S⑶驱动器31-0?31-3及SGS驱动器31-0?31-3选择指状物FNGO?FNG3中的任一个。
[0141 ] DWL驱动器33对信号线DCG传输所需的电压。
[0142]1.2关于动作
[0143]接下来，对所述构成的存储系统I的动作进行说明。
[0144]1.2.1关于动作的流程
[0145]图13是表示存储系统I的动作的大致流程的流程图。如图所示，首先，主机设备300发出存取命令(步骤S10)。控制器200的处理器230响应该存取命令而确定NAND型闪速存储器100中成为存取对象的区域(步骤S11)。
[0146]在成为存取对象的区域(选择区块BLK)为正常区块的情况下(步骤S12、否(NO)、及步骤S13、否)，NAND接口电路250响应处理器230的命令而对NAND型闪速存储器100发出正常的存取指令(步骤S14)。在NAND型闪速存储器100中，基于在地址寄存器150保持着正常的存取指令的情况，定序器170对正常区块执行正常模式下的存取(步骤S15)。所谓正常模式下的存取，是基于利用图4及图5所说明的页面地址分配的存取。
[0147]在存取对象区块为A型区块的情况下(步骤S12、是(YES) )，NAND接口电路250响应处理器230的命令而对NAND型闪速存储器100发出A模式存取指令(步骤S16)，接着，发出正常的存取指令(步骤S17)。在NAND型闪速存储器100中，基于在地址寄存器150不仅保持着正常的存取指令而且保持着A模式存取指令的情况，定序器170对A型区块执行A模式下的存取(步骤S18)。所谓A模式下的存取，是基于利用图6及图7所说明的页面地址分配的存取。
[0148]在存取对象区块为B型区块的情况下(步骤S12、否、及步骤S13、是)，通过处理器230将B模式存取指令赋予给NAND型闪速存储器100(步骤S19)，接着，赋予正常的存取指令(步骤S20)。然后，在NAND型闪速存储器100，对B型区块执行B模式下的存取(步骤S21)。所谓B模式下的存取，是基于利用图8及图9所说明的页面地址分配的存取。
[0149]以下，对动作的详细情况进行说明。
[0150]1.2.2关于写入动作
[0151 ]首先，对写入动作进行说明。
[0152]<针对正常区块的写入动作>
[0153]图14是对正常区块写入数据时的NAND总线上的各种信号的时序图。
[0154]如图所示，控制器200首先发出正常的写入指令“80h”(相当于图13的步骤S14)，并且使信号CLE有效化(设为“H”电平)。接着，控制器200经过例如5个周期发出地址(Al?A5:包含列地址、区块地址、页面地址)，并且使信号ALE有效化(设为“H”电平)。这些指令及地址分别存储在例如寄存器150及160。而且，定序器170根据在寄存器160保持着正常的写入指令的情况，而辨识已接收到对于正常区块的写入存取。
[0155]接着，控制器200经过多个周期输出写入数据Dl?Dn(n为2以上的自然数)。该期间，信号ALE及CLE被无效化(设为“L”电平)。由NAND型闪速存储器100接收到的写入数据Dl?Dn被保持在读出放大器140内的锁存电路。
[0156]接着，控制器200发出写入指令“10h”，并且使CLE有效化。定序器170响应指令“10h”存储在寄存器160的情况而开始写入动作，NAND型闪速存储器100成为忙碌状态(RBn=“L”)。此外，控制器200每当发出指令、地址、及数据等信号时使WEn有效化。由此，每当WEn转换时，信号被撷取到NAND型闪速存储器100。
[0157]接着，针对NAND型闪速存储器100内的动作，一边特别着眼于行解码器120及驱动电路130，一边利用图15进行说明。图15是NAND型闪速存储器100的局部区域的示意图。在图15中，为了简化说明，而假设如下情况:1个区块BLK包括2个指状物FNGO及FNGl，页面地址的分配如图4及图5般，且输入“20”作为页面地址PA。
[0158]在图15中，区块BLKO?BLK3分别为正常区块、A型区块、B型区块、及坏区块。因此，在与区块BLKO?BLK3对应的区块解码器20的锁存电路40分别保持着“00”、“01”、“10”、及“I I”作为区块信息。
[0159]而且，指定区块BLKO的区块地址BA被赋予给行解码器120-0?120-3。这样一来，在与区块BLKO对应的行解码器120-0的区块解码器20中，节点Nadd的信号成为“H”电平。另外，节点Nnorm成为“H”电平，因此，节点Nmode成为“H”电平。其结果为，信号线TG成为“H”电平，行解码器120-0中的晶体管21、22、24、26成为接通状态。
[0160]另外，在驱动电路130-0，与页面地址PA= “20”对应的S⑶驱动器31-0及WL驱动器30-5选择出选择栅极线SGDO及字线WL5，并输出选择电压，其他驱动器输出非选择电压。其结果为，驱动电路130-0所输出的电压经由行解码器120-0而传输到区块BLKO的指状物FNGO0
[0161]也就是说，选择区块BLKO中的指状物FNGO的字线WL5，写入与字线WL5对应的低阶页面数据。
[0162]另一方面，在与区块BLKl?BLK3对应的行解码器120-1?120-3的区块解码器20中，节点Nadd及节点Nmode的信号均成为“L”电平。其结果为，信号线TG成为“L”电平，行解码器120-1?120-3中的晶体管21、22、24、26成为断开状态。
[0163]因此，驱动电路130-1?130-3所输出的电压不会传输到区块BLKl?BLK3。更具体来说，在驱动电路130-1，WL驱动器30-10及30-11与页面地址PA= “20”对应，但因为与此对应的晶体管21为断开状态，所以字线WLlO及WLll被设为非选择状态。另外，在驱动电路130-2，WL驱动器30-11及30-12与页面地址PA= “20”对应，但与此对应的字线WLl I及WL12被设为非选择状态。驱动电路130-3也同样。
[0164]接下来，利用图16对施加到所述区块BLKO的字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压进行说明。图16是表示所述配线的电压的时序图。
[0165]如图所示，在时刻t0，由S⑶驱动器31-0对选择栅极线SGDO施加电压VSGD_prog。电位VSGD_prog是使选择晶体管STl接通的电压。另外，SGD驱动器31-1及SGS驱动器32-0、32-1对选择栅极线SGDl及选择栅极线SGSO、SGSl施加0V。
[0166]另外，读出放大器140对写入“O”数据的位线BL施加0V，对写入“I”数据的位线BL施加正电压VI。“O”数据写入是指如下写入动作，S卩，通过对存储单元晶体管MT的电荷累积层注入电子，而使存储单元晶体管M T的阈值电压上升，其结果为，使阈值电平变为更高的电平。另一方面，“I”数据写入是指如下写入动作，即，通过抑制对存储单元晶体管MT的电荷累积层注入电子，而维持阈值电平(也就是说，阈值电压大致不变)。
[0167]接着，在时刻tl，SGD驱动器31-0对选择栅极线SGDO施加电压VSGD(例如，VSGD_prog>VS⑶)。此外，电压VSOT_prog是使得能够对选择晶体管STl传输电压Vl的电压。另一方面，电压VSGD是使得能够对选择晶体管STl传输OV但不能传输电压Vl的电压。因此，与写入“I”数据的位线BL对应的选择晶体管STl成为切断状态。
[0168]接着，在时刻t2，WL驱动器30-0?30-23及DWL驱动器33对字线WLO?WL23及虚设字线DWLO?DWL3施加电压。对选择字线WLg(g为O?23中的任一整数，图15的例子相当于g = 5)施加电压VPASS3。
[0169]之后，在时刻t3，与选择字线WL5对应的WL驱动器30-5使对字线WL5施加的电压从VPASS3上升到VPGM。由此，对存储单元晶体管MT写入数据。此外，电压VPASS3是不管保持数据为何均将存储单元晶体管MT设为接通状态且能够通过电容耦合使与“O”数据写入对应的NAND串NS内的信道的电位充分上升的电压。另外，电压VPGM是能够通过FN穿隧(Fowler-Nordhe im Tunne ling，福勒-诺德汉穿隧)对电荷累积层注入电子的高电压。
[0170]对其他非选择字线孔施加电压￥?4333、￥?4332、￥?4331、￥6?1、或￥130，对虚设字线DWL施加电压VGP2。电压VPASSl及VPASS2与电压VPASS3同样地为将存储单元晶体管MT设为接通状态且能够使信道的电位充分上升的电压。电压VISO是例如使存储单元晶体管MT为断开状态的电压。电压VGP2是将虚设晶体管DT设为接通状态的电压，电压VGPl是电压VPASS2与电压VISO的中间电压。
[0171]电压VISO是为了将存储单元晶体管MT设为断开状态而设为低电压，电压VPGM是为了写入数据而设为非常高的电压。因此，在图16的例子中，通过使用3种电压VPASS(VPASS1?VPASS3)与电压VGPl，而使相邻的字线间的电位差尽量变小。因此，作为这些电压的关系的一例，为 VPASS3>VPASS2>VPASS1>VGP2>VGP1>VIS0。然而，VPASSl ?VPASS3 只要为满足上述所说明的条件的电压即可，其大小关系并不限定于此。另外，电压VGPl与VGP2也可以为相反的关系，还可以为相同的值。根据情况，电压VISO与电压VGPl或VGP2也可以为相同的值。
[0172]在时刻t3?t4期间将数据编程之后，在时刻t5各配线被设为0V。
[0173]<针对A型区块的写入动作>
[0174]接下来，利用图17，就对于A型区块的写入动作进行说明。图17与在正常区块所说明的图14对应。以下，只对与所述对于正常区块的写入动作不同的方面进行说明。
[0175]如图所示，与利用图14所说明的对于正常区块的写入时的不同之处在于，控制器200首先发出A模式存取指令“XX_Ah”(相当于图13的步骤S16)。之后，控制器200发出正常的写入指令“80h”。定序器170根据在寄存器160保持着A模式存取指令的情况，而辨识已接收到对于A型区块的写入存取。
[0176]接下来，利用图18对NAND型闪速存储器100内的动作进行说明。图18与在正常区块所说明的图15对应。
[0177]如图所示，指定A型区块BLKl的区块地址BA被赋予给行解码器120_0?120-3。这样一来，在与区块BLKl对应的行解码器120-1的区块解码器20中，节点Nadd的信号成为“H”电平。
[0178]另外，辨识出已接收到对于A型区块的写入存取的定序器170发出信号CMD_A(CMD_A= “H”)，并将该信号供给到行解码器120-0?120-3。其结果为，在行解码器120-1的区块解码器20中，节点N_A成为“H”电平，因此，节点Nmode成为“H”电平。由此，信号线TG成为“H”电平，行解码器120-1中的晶体管21、22、24、26成为接通状态。
[0179]在驱动电路130-1，与页面地址PA= “20”对应的SGD驱动器31-0、以及2个WL驱动器30-10及30-11选择出选择栅极线SGD0、以及2根字线WLlO及WLll，并输出选择电压，其他驱动器输出非选择电压。其结果为，驱动电路130-1所输出的电压经由行解码器120-1而传输到区块BLKI的指状物FNGO。
[0180]也就是说，选择区块BLKl中的指状物FNGO的2根字线WLlO及WLll，并写入分配给这些字线的低阶页面数据。
[0181]在其他行解码器120-0、120-2、及120-3，信号线TG设为“L”电平，因此，区块BLK0、BLK2、及BLK3的字线WL设为非选择状态。
[0182]接下来，利用图19对施加到A型区块BLKl的字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压进行说明。图19与在正常区块所说明的图16对应。
[0183]如图所示，与利用图16所说明的正常区块的情况的不同之处在于，2根字线WLk及WL(k+l)均被选择，并被施加电压VPGM(k = 2g，(2g+l)为23以下)。也就是说，在各个NAND串NS中，对与相邻的2根字线WLk及WL(k+l)连接的2个存储单元晶体管MTk及MT(k+l)编程相同的数据。
[0184]非选择字线WL也同样，对相邻的2根字线施加相同的电压。
[0185]<针对B型区块的写入动作>
[0186]接下来，利用图20，就对于B型区块的写入动作进行说明。图20与针对正常区块所说明的图14对应。
[0187]与对于正常区块的写入时的不同之处在于，控制器200首先发出B模式存取指令“XX_Bh”(相当于图13的步骤S19)。定序器170根据在寄存器160保持着B模式存取指令的情况，而辨识已接收到对于B型区块的写入存取。
[0188]图21与在正常区块所说明的图15对应。如图所示，如果指定作为B型区块的区块BLK2的区块地址BA被赋予给行解码器120-0?120-3，那么在行解码器120-2的区块解码器20中，节点Nadd的信号成为“H”电平。
[0189 ]另外，辨识出已接收到对于B型区块的写入存取的定序器170发出信号CMD_B (CMD_B= “H” )。其结果为，在行解码器120-2的区块解码器20中，节点N_B成为“H”电平，节点Nmode成为“H”电平。由此，信号线TG成为“H”电平，行解码器120-2中的晶体管21、22、24、26成为接通状态。
[0190]在驱动电路130-2，与页面地址PA= “20”对应的S⑶驱动器31-0与2个WL驱动器30-11及30-12选择出选择栅极线SGD0、以及2根字线WLll及WL12。其结果为，驱动电路130-2所输出的电压经由行解码器120-2而传输到区块BLK2的指状物FNGO。
[0191]也就是说，选择区块BLK2中的指状物FNGO的2根字线WLll及WL12，并写入分配给这些字线的低阶页面数据。
[0192]在其他行解码器120-0、120-1、及120-3中，信号线TG设为“L”电平，因此，区块81^0、81^1、及此1(3的字线孔设为非选择状态。
[0193]接下来，利用图22对施加到B型区块BLK2的字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压进行说明。图22与在正常区块所说明的图16对应。
[0194]如图所示，与利用图16所说明的正常区块的情况的不同之处在于，2根字线WL(k+I)及WL(k+2)均被选择，且被施加电压VPGM。也就是说，在各个NAND串NS中，对与相邻的2根字线WL( k+Ι)及WL( k+2)连接的2个存储单元晶体管MT( k+1)及MT( k+2)编程相同的数据。
[0195]也就是说，在B型区块，也与A型区块同样地同时选择2根字线WL，但同时选择的字线WL的组合与A型区块选择时不同。
[0196]1.2.3关于读出动作
[0197]其次，对读出动作进行说明。以下，只对与写入动作不同的方面进行说明。
[0198]<针对正常区块的读出动作>
[0199]图23是从正常区块读出数据时的NAND总线上的各种信号的时序图。
[0200]如图所示，控制器200首先发出正常的读出指令“00h”(相当于图13的步骤S14)，接着，发出地址(Al?A5)，之后，发出指令“30h”。定序器170根据在寄存器160保持着正常的读出指令的情况，而辨识已接收到对于正常区块的读出存取。进而，定序器170响应已接收到指令“30h”的情况而开始读出动作，从而NAND型闪速存储器100成为忙碌状态(RBn= “L” )。
[0201]如果NAND型闪速存储器100恢复到就绪状态(RBn=“H”)，那么控制器200使信号REn转换。与该信号REn同步地，将读出数据从NAND型闪速存储器100传输到控制器200。
[0202]NAND型闪速存储器100内的动作与图15相同，在与正常区块BLKO对应的行解码器120-0中，晶体管21、22、24、26设为接通状态。
[0203]图24是表示针对所述区块BLKO的读出时施加到字线WL、选择栅极线S⑶、SGS、虚设字线DWL、及位线BL的电压的时序图。
[0204]如图所示，在时刻t0，S⑶驱动器31-0及SGS驱动器32-0对选择栅极线SGDO及SGSO施加电压VSG。电压VSG是使选择晶体管STl接通的电压。另外，S⑶驱动器31-1及SGS驱动器32-1对选择栅极线SGDl及SGSl施加0V。
[0205]接着，在时刻tl，读出放大器140将位线BL预充电到电压Vbl。另外，与非选择字线WL对应的WL驱动器30对非选择字线WL施加电压VREAD或VREADK。电压VREAD及VREADK是不管保持数据为何均使存储单元晶体管MT接通的电压。电压VREADK被施加到与选择字线WLg相邻的非选择字线WL (g+1)及WL (g — I)，且为例如VREADK > VREAD。或者，也可以为VREADK =VREAD。另外，DWL驱动器33通过对虚设字线DWL施加电压VSG，而使虚设晶体管DT接通。此外，电压VSG也可以为与VREAD相同的值。
[0206]接着，在时刻t2，WL驱动器30-g对选择字线WLg依次施加读出电压VCG1、VCG2、及VCG3。如果通过施加读出电压而将与选择字线WLg连接的存储单元晶体管MT接通，那么单元电流从位线BL朝向源极线SL在NAND串NS内流动。通过读出放大器140读出该电流，能够判别数据。
[0207]<针对A型区块的读出动作>
[0208]接下来，对从A型区块读出的动作进行说明。以下，只对与从所述正常区块读出的动作不同的方面进行说明。
[0209]图25是NAND总线上的各种信号的时序图，与针对正常区块所说明的图23对应。与利用图23所说明的从正常区块读出时的不同之处在于，控制器200在发出指令“00h”之前，首先发出A模式存取指令“XX_Ah”。此与对于A型区块的写入动作相同。其他方面如利用图23所说明般。
[0210]NAND型闪速存储器100内的动作与写入动作时所说明的图18相同。也就是说，通过定序器170发出信号CMD_A，而将行解码器120-1中的信号线TG设为“H”电平。
[0211]接下来，利用图26对施加到A型区块BLKl的字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压进行说明。图26与在正常区块所说明的图24对应。
[0212]如图所示，与正常区块的情况的不同之处在于，与写入动作时同样地，2根字线WLk及WL(k+l)均被选择，且被施加电压VCGl?￥063仏=28，(28+1)为23以下)。也就是说，在各个NAND串NS中，从与相邻的2根字线WLk及WL (k+1)连接的2个存储单元晶体管MTk及MT (k+1)同时读出数据。
[0213]<针对B型区块的读出动作>
[0214]接下来，就针对B型区块的读出动作进行说明。以下，也只对与所述对于正常区块的写入动作不同的方面进行说明。
[0215]对B型区块BLK2存取时的NAND总线上的各种信号的时序图相当于在图25中将A模式存取指令“XX_Ah”替换为B模式存取指令“XX_Bh”所得的图。
[0216]另外，NAND型闪速存储器100内的动作与写入动作时所说明的图21相同。也就是说，通过定序器170发出信号CMD_B，而将行解码器120-2中的信号线TG设为“H”电平。
[0217]接下来，利用图27对施加到B型区块BLK2的字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压进行说明。图27与在正常区块所说明的图24对应。
[0218]如图所示，与利用图24所说明的正常区块的情况的不同之处在于，2根字线WL(k+
I)及WL(k+2)均被选择，且被施加电压VCGl?VCG3。也就是说，在各个NAND串NS中，从与相邻的2根字线WL(k+l)及WL(k+2)连接的2个存储单元晶体管MT(k+l)及MT(k+2)同时读出数据。
[0219]1.2.4关于删除验证动作
[0220]接下来，对删除验证动作进行说明。删除验证是确认通过删除动作而存储单元晶体管MT的阈值电压是否已充分降低的动作。而且，删除验证动作是与读出动作大致相同的动作，但从多根字线WL读出数据的方面与正常的读出动作不同。此外，以下，以数据以区块为单位被删除的情况为例进行说明。
[0221 ] <针对正常区块的删除验证动作>
[0222]图28是对正常区块执行删除验证时的NAND总线上的各种信号的时序图。
[0223]如图所示，控制器200首先发出正常的删除指令“60h”(相当于图13的步骤S14)，接着，发出成为删除对象的区块BLK的区块地址(A3?A5)，之后，发出指令“DOh”。定序器170根据在寄存器160保持着正常的删除指令的情况，而辨识已接收到对于正常区块的删除存取。而且，定序器170响应已接收到指令“DOh”的情况而开始删除动作，从而NAND型闪速存储器100成为忙碌状态(RBn= “L” )。在该忙碌状态期间，在NAND型闪速存储器100，进行数据的删除动作及删除验证动作。
[0224]如果NAND型闪速存储器100恢复到就绪状态，那么控制器200发出状态读取指令“70h”，使信号REn有效化。与该信号REn同步地，将表示删除动作是否已正常地完成的状态信息从NAND型闪速存储器100的状态寄存器(图1中省略了图示)传输到控制器200。
[0225]NAND型闪速存储器100内的行解码器120的动作与在写入动作所说明的图15相同，在与正常区块BLKO对应的行解码器120-0中，晶体管21、22、24、26被设为接通状态。
[0226]图29是表示针对所述区块BLKO的删除验证时施加到字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压的时序图。
[0227]如上所述般，数据以区块BLK为单位被删除，因此，删除验证是对删除对象区块BLK中所包含的所有指状物FNGO及FNGl进行。而且，针对各指状物FNG的删除验证分2次进行。在图29中，表示了针对指状物FNGO的第I次删除验证动作、及第2次删除验证动作。
[0228]如图29的左图所示，在第I次删除验证动作中，与偶数字线WL连接的存储单元晶体管MT被设为删除验证对象。也就是说，WL驱动器30-2i(i为O?11的整数)分别选择字线WL2i(=WLO、WL2、WL4、WL6、...)，并对字线WL2i施加删除验证电压VCG_EV。电压VCG_EV是成为存储单元晶体管MT的阈值电压是否已达到删除电平的判定基准的电压。另外，WL驱动器30-(21+1)分别对字线孔(2丨+1)(='^1、'^3、'^5、'^7、.")施加电压￥1^八0。
[0229]其他方面与读出动作时相同。如果在该状态下电流从所有位线BL流到源极线SL，那么判断为与偶数字线WL2i连接的存储单元晶体管MT的数据已被删除。
[0230]在第2次删除验证动作中，如图29的右图所示，与奇数字线WL连接的存储单元晶体管MT被设为删除验证对象。也就是说，WL驱动器30-(2i+l)(i为O?11的整数)分别选择字线WL(2i+l)(=WLl、WL3、WL5、WL7、…)，并对字线WL(2i+l)施加删除验证电压VCG_EV。另外，WL驱动器30-2i分别对字线虬2丨(=￥1^、￥1^、￥1^、￥1^、.")施加电压￥1^八0。
[0231]其他方面与读出动作时相同。如果在该状态下电流从所有位线BL流到源极线SL，那么判断为与奇数字线WL(2i+l)连接的存储单元晶体管MT的数据已被删除。
[0232]接着，进行针对指状物FNGl的删除验证动作。与针对指状物FNGO的删除验证动作的不同之处在于，代替选择栅极线SGDO及SGSO而对选择栅极线SGDl及SGSl赋予电压VSG，其他方面相同。
[0233]<针对A型区块的删除验证动作>
[0234]接下来，就针对A型区块的删除验证动作进行说明。以下，只对与所述针对正常区块的删除验证动作的不同之处进行说明。
[0235]图30是NAND总线上的各种信号的时序图，与图28对应。与利用图28所说明的针对正常区块的删除验证动作时的不同之处在于，控制器200在发出指令“60h”之前，首先发出A模式存取指令“XX_Ah”。此与写入动作时及读出动作时相同。其他方面如利用图28所说明般。
[0236]NAND型闪速存储器100内的行解码器120的动作与写入动作时所说明的图18相同。也就是说，通过定序器170发出信号CMD_A，而将行解码器120-1中的信号线TG设为“H”电平。
[0237]图31是表示针对A型区块BLKl的删除验证时施加到字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压的时序图，与图29对应。
[0238]A型区块BLKl的情况也与正常区块BLKO同样，针对各指状物FNG的删除验证动作分2次进行。在图31中，表示了针对指状物FNGO的第I次删除验证动作、及第2次删除验证动作。与正常区块BLKO的情况的不同之处在于，在A型区块BLKl，以2根为单位将字线WL设为选择/
非选择。
[0239]如图31的左图所示，在第I次删除验证动作中，与任一偶数字线WL连接的存储单元晶体管MT、及和该存储单元晶体管MT在漏极侧相邻的与奇数字线WL连接的存储单元晶体管MT被设为删除验证对象。
[0240]也就是说，WL驱动器30-4i及30-(4i+l)(i为O?5的整数)分别选择字线WL4i及字线WL(4i+l)，并对这些字线WL4i及WL(4i+l)施加删除验证电压VCG_EV。更具体来说，对字线WLO、WL1、WL4、WL5、WL8、WL9、WL12、WL13 …施加电压 VCG_EV。
[0241]另外，WL驱动器30-(4i+2)及30-(4i+3)分别对字线WL(4i+2)及字线WL(4i+3)施加电压￥1^六0。更具体来说，对字线孔2、孔3、孔6、孔7、孔10、孔11、孔14、孔15."施加电压VREAD0
[0242]其他方面与读出动作时相同。
[0243]在第2次删除验证动作中，如图31的右图所示，在第I次删除验证动作中被设为非选择的字线WL设为删除验证对象。也就是说，WL驱动器30-(4i+2)及30-(4i+3)(i为O?5的整数)分别选择字线WL(4i+2)及字线WL(4i+3)，并对这些字线WL(4i+2)及WL(4i+3)施加删除验证电压VCG_EV。也就是说，对字线WL2、WL3、WL6、WL7、WL10、WL11、WL14、WL15…施加电压VCG_EVo
[0244]另外，WL驱动器30-4i及30-(4i + l)分别对字线WL(4i)及字线WL(4i + l)施加电压乂1^厶0。也就是说，对字线虬0、'^1、'^4、'^5、'^8、'^9、'^12、'^13."施加电压￥1^八0。
[0245]其他方面与读出动作时相同。接着，进行针对指状物FNGl的删除验证动作。
[0246]<针对B型区块的删除验证动作>
[0247]接下来，就针对B型区块的删除验证动作进行说明。以下，只对与所述针对A型区块BLKl的删除验证动作不同的方面进行说明。
[0248]NAND总线上的各种信号的时序图相当于在图30中将A模式存取指令“XX_Ah”替换为B模式存取指令“XX_Bh”所得的图。
[0249]另外，NAND型闪速存储器100内的行解码器120的动作与写入动作时所说明的图21相同。也就是说，通过定序器170发出信号CMD_B，而将行解码器120-2中的信号线TG设为“H”电平。
[0250]图32是表示针对B型区块BLK2的删除验证时施加到字线WL、选择栅极线SGD、SGS、虚设字线DWL、及位线BL的电压的时序图，与图29对应。
[0251]B型区块BLK2的删除验证动作与A型BLKl的情况的不同之处在于，关于所选择的2根字线WL，与任一偶数字线连接的存储单元晶体管MT、及和该存储单元晶体管MT在源极侧相邻的与奇数字线连接的存储单元晶体管MT成为删除验证对象。
[0252]例如，如图32的左图所示，在第I次删除验证动作中，WL驱动器30-(4i+l)、30_(4i+
2)(丨为0?4的整数)、30-21、及30-22分别选择字线孔(4丨+1)、11^(4丨+2)、11^1、及乳22，并对这些字线WL(4i + l)、WL(4i+2)、WL21、及WL22施加删除验证电压VCG_EV。也就是说，对字线WL1、WL2、WL5、WL6、WL9、WL10、WL13、WL14...、WL21、及WL22施加电压VCG_EV。
[0253]另外，WL驱动器 30-(4i+3)、30-(4i+4)、及30-23 分别对字线 WL(4i+3)(=WL3、WL7、孔11、'^15、".)、字线虬(41+4)(=乳4、孔8、孔12、'^16、".)、及虬23施加电压￥1^厶0。也就是说，对字线孔3、孔4、孔7、孔8、孔11、'^12、孔15、'^16、."、及虬23施加电压￥1^八0。
[0254]另外，WL驱动器30-0对字线WLO施加电压VSG。
[0255]其他方面与读出动作时相同。
[0256]在第2次删除验证动作中，如图32的右图所示，在第I次删除验证动作中被设为非选择的字线WL设为删除验证对象。也就是说，WL驱动器30-(4i+3)、30-(4i+4)(i为O?4的整数)、及30-23分别选择字线WL(4i+3)、字线WL(4i+4)、及WL23，并对这些字线WL(4i+3)、WL(4i+4)、及 WL23 施加删除验证电压 VCG_EV。另外，WL 驱动器 30-(4i+l)、30-(4i+2)、30-21、及30-22分别对字线 WL(4i+l)、字线 WL(4i+2)、WL21、及 WL22 施加电压 VREAD。
[0257]另外，WL驱动器30-0对字线WLO施加电压VSG。
[0258]其他方面与读出动作时相同。接着，进行针对指状物FNGl的删除验证动作。
[0259]1.3本实施方式的效果
[0260]如果为本实施方式的构成，那么能够有效率地修复不良。以下，对本效果进行说明。
[0261]图33是简化地表示三维积层型NAND型闪速存储器的存储单元阵列的示意图。作为NAND型闪速存储器中可能产生的不良的一种，有相邻的字线WL的短路(以下，简称为短路不良)。产生了该短路不良的区块BLK只要未特别地实施对策，那么会被登记成坏区块，其整个区域变得无法使用。
[0262]然而，三维积层型NAND型闪速存储器的区块BLK是多个指状物FNG的集合，I个区块BLK的存储容量非常大。因此，因少数的短路不良而被视为坏区块会导致使NAND型闪速存储器的制造效率降低。
[0263]该短路不良如图33所示般根据位置可分为2个类型。一个是某偶数字线WL(2i)和与该字线在漏极侧相邻的奇数字线WL(2i+l)的短路不良。将此称为第I短路不良。另一个是某偶数字线WL(2i)和与该字线在源极侧相邻的奇数字线WL(2i+l)的短路不良。将此称为第2短路不良。
[0264]因此，在本实施方式中，在产生了第I短路不良的区块BLK中，将某偶数字线WL(2i)和与该字线在漏极侧相邻的奇数字线WL(2i+l)这2根作为一组进行控制。也就是说，包含行解码器120及驱动电路130的行系控制电路使针对2根字线WL (2 i)及WL (2 i+1)的控制共通，将该2根字线WL(2i)及WL(2i + l)宛如I根字线那样进行处理。换句话说，以如下方式进行处理:在存储单元晶体管MT(2i)及MT(2i+l)保持相同的数据，由该2个存储单元晶体管MT(2i)及MT(2i+l)形成I个存储单元晶体管MT。
[0265]将该情况示于图34。在图34中，作为一例在字线WL2与WL3之间产生了短路不良。在该情况下，行系控制电路将字线WLO及WLl作为I根字线进行处理，将字线WL2及WL3作为I根字线进行处理，以下同样。因此，产生了短路不良的字线WL2及WL3也能作为正常的字线进行处理。像这样处理的区块BLK为A型区块。
[0266]另外，在本实施方式中，在产生了第2短路不良的区块BLK中，将某偶数字线WL(2i)和与该字线在源极侧相邻的奇数字线WL(2i — I)这2根作为一组进行控制。也就是说，行系控制电路使针对2根字线WL (2 i)及WL (2 i — I)的控制共通，将该2根字线WL (2 i)及WL (2 i — I)宛如I根字线那样进行处理。
[0267]将该情况示于图35。在图35中，作为一例在字线WLl与WL2之间产生了短路不良。在该情况下，行系控制电路将字线WLl及WL2作为I根字线进行处理。因此，能够将产生了短路不良的字线WLl及WL2作为正常的字线进行处理。像这样处理的区块BLK为B型区块。
[0268]如上所述般，根据本实施方式，行系控制电路针对检测出短路不良的区块BLK，对字线WL以2根为单位进行控制。更具体来说，以产生短路的2根字线WL成为同电位的方式进行控制。此时，根据短路不良的位置，改变进行相同控制的2根字线WL的组。由此，页面数(存储容量)变为正常区块的一半，但能够将存在短路不良的区块BLK不设为坏区块而进行使用。换句话说，能够有效率地修复短路不良，其结果为，能够提高NAND型闪速存储器的制造效率。
[0269]此外，在NAND型闪速存储器的制造过程中，所产生的短路不良为第I短路不良还是第2短路不良，能够通过不良检测测试进行检测。进而，根据本实施方式，只要能检测出短路不良为第I短路不良还是第2短路不良即可，无需特定出短路不良的产生位置。因此，能够利用简单的测试方法实现本实施方式。
[0270]2.第2实施方式
[0271]接下来，对第2实施方式的半导体存储装置及存储系统进行说明。本实施方式与所述第I实施方式中控制器200用来读出区块信息的方法有关。以下，只对与第I实施方式不同的方面进行说明。
[0272]作为控制器200获得区块信息的方法，控制器200可将通电读取时所读出的区块表从NAND型闪速存储器100读出。另外，作为其他方法，也可以从区块解码器20的锁存电路40读出区块信息。在本实施方式中，对该后者的方法进行说明。
[0273]2.1区块信息的读出方法
[0274]利用图36对从区块解码器20读出区块信息的方法进行说明。区块信息的读出是在对NAND型闪速存储器100接通电源后且例如对NAND型闪速存储器100第一次存取前进行。或者，也可以在无来自主机设备300的存取命令的空闲时间进行。
[0275]另外，控制器200在例如内置存储器220保持着区块表。该区块表的各项是针对各区块保持表示正常区块的数据“00”作为初始值。而且，通过利用以下说明的方法读出区块信息，而更新内置存储器220的区块表。
[0276]如图所示，当对NAND型闪速存储器100接通电源时，控制器200将NAND型闪速存储器100的所有区块BLK的数据删除(步骤S30)。其结果为，在存储单元阵列110中，能够通过控制器200进行存取的区域的数据的所有比特被设为“I”。
[0277]接着，控制器200进行第I检查。也就是说，控制器200对成为区块信息的读出对象的区块中的第一个区块BLK以正常模式进行存取(步骤S31)。具体来说，不发出第I实施方式中的A模式存取指令及B模式存取指令，而发出正常的存取指令，从对象区块BLK读出数据。正常模式下的读出动作如第I实施方式中利用图15、图23、及图24所说明般。
[0278]然后，控制器200从NAND型闪速存储器100读出对象区块BLK中的开头页面(页面地址PA= “00” )的最初的I字节部分(列地址CA= “00” )的数据。由于在步骤S30中区块BLK内的数据被删除，所以读出数据的所有比特应该读出“I”，也就是说，以16进制记法应该读出“FFh”。因此，控制器200判断是否正确地读出了该“FFh” (步骤S32)。
[0279]在正确地读出的情况下(步骤S32、是)，控制器200从NAND型闪速存储器100读出对象区块BLK中的最终页面(页面地址PA= “95”)的最初的I字节部分(列地址CA= “00”)的数据。然后，控制器200判断是否正确地读出了 “FFh”(步骤S33)。
[0280]在正确地读出的情况下(步骤S33、是)，控制器200判断该区块BLK为正常区块。因此，将区块信息以“00”确定，并从下一个区块BLK读出区块信息(步骤S34、否、及步骤S35)。
[0281]在至少在步骤S32或S33中未正确地读出数据的情况下(步骤S32、否、及步骤S33、否)，该区块BLK有可能为以正常的存取指令无法存取的区块BLK，也就是A型区块、B型区块、或坏区块。因此，控制器200接下来进行第2检查。也就是说，控制器200发出第I实施方式中所说明的A模式存取指令。由此，对NAND型闪速存储器100以A模式进行存取，从对象区块BLK读出数据(步骤S36) J模式下的读出动作如第I实施方式中利用图18、图25、及图26所说明般。此外，所谓未正确地读出数据的情况，包含读出了 “FFh”以外的数据的情况、或读出动作本身失败的情况。
[0282]然后，控制器200从NAND型闪速存储器100读出对象区块BLK中的开头页面的最初的I字节部分的数据，并判断是否正确地读出了 “FFh”作为读出数据(步骤S37)。
[0283]在正确地读出的情况下(步骤S37、是)，控制器200从NAND型闪速存储器100读出对象区块BLK中的最终页面(页面地址PA= “47” )的最初的I字节部分的数据。然后，控制器200判断是否正确地读出了 “FFh”(步骤S38)。
[0284]通过该第2检查，区块信息的高阶位确定。也就是说，在至少在步骤S37或S38中未正确地读出数据的情况下(步骤S37、否、及步骤S38、否)，该区块BLK有可能为以A模式存取指令无法存取的区块BLK，也就是B型区块或坏区块。因此，控制器200将关于该区块BLK的区块信息的高阶位改写为“I”(步骤S39)。
[0285]另一方面，在正确地读出的情况下(步骤S37、是、及步骤S38、是)，控制器200判断该区块BLK为A型区块的可能性高。因此，将关于该区块的区块信息的高阶位以“O”确定。
[0286]接着，控制器200进行第3检查。也就是说，控制器200发出第I实施方式中所说明的B模式存取指令。由此，控制器200对NAND型闪速存储器100以B模式进行存取，并从对象区块BLK读出数据(步骤S40)』模式下的读出动作如第I实施方式中利用图21及图27所说明般。
[0287]然后，控制器200从NAND型闪速存储器100读出对象区块BLK中的开头页面的最初的I字节部分的数据，并判断是否正确地读出了 “FFh”作为读出数据(步骤S41)。
[0288]在正确地读出的情况下(步骤S41、是)，控制器200从NAND型闪速存储器100读出对象区块BLK中的最终页面(页面地址PA= “47” )的最初的I字节部分的数据。然后，控制器200判断是否正确地读出了 “FFh”(步骤S42)。
[0289]通过该第3检查，区块信息的低阶位确定。也就是说，在至少在步骤S41或S42中未正确地读出数据的情况下(步骤S41、否、及步骤S42、否)，可知该区块BLK为以B模式存取指令无法存取的区块BLK，也就是A型区块或坏区块。因此，控制器200将关于该区块BLK的区块信息的低阶位改写为“I”(步骤S43)。
[0290]另一方面，在正确地读出的情况下(步骤S41、是、及步骤S42、是)，控制器200判断该区块BLK为B型区块。因此，将关于该区块的区块信息的低阶位以“O”确定。
[0291]通过以上的第2及第3检查，关于A型区块、B型区块、及坏区块的区块信息的高阶位及低阶位确定。
[0292]2.2区块信息读出方法的具体例
[0293]接下来，利用图37至图40对所述区块信息读出方法的具体例进行说明。图37至图40分别表示用来确定正常区块、A型区块、B型区块、及坏区块的动作的流程。而且，附注在从行解码器120朝向区块BLK的箭头的圆形记号表示晶体管21成为接通状态，适于读出数据的电压从行解码器120向区块BLK传输，叉记号表示晶体管21成为断开状态，适当的电压未从行解码器120向区块BLK传输。
[0294]2.2.1正常区块的情况
[0295]首先，利用图37对检查对象区块为正常区块的情况进行说明。
[0296]如图所示，在正常区块的情况下，在对应的行解码器120保持着“00”作为区块信息。因此，通过步骤S31中的正常模式的读出存取，能够正确地读出数据。其结果为，在第I检查完成的时间点，确定该区块为正常区块。
[0297]2.2.2A型区块的情况
[0298]接下来，利用图38对检查对象区块为A型区块的情况进行说明。
[0299]如图所示，在A型区块的情况下，在对应的行解码器120保持着“01”作为区块信息。因此，通过第I检查(正常模式的读出存取)，无法正确地读出数据。更具体来说，由于选择栅极线SGD及SGS被设为0V，所以读出的页面数据的所有比特成为“O”。
[0300]接着，在第2检查(A模式的读出存取)中，由定序器170发出信号CMD_A，因此，正确地读出数据。而且，通过第3检查(B模式的读出存取)，未正确地读出数据。其结果为，确定该区块为A型区块。
[0301]2.2.3B型区块的情况
[0302]接下来，利用图39对检查对象区块为B型区块的情况进行说明。
[0303]如图所示，在B型区块的情况下，在对应的行解码器120保持着“10”作为区块信息。因此，通过第I检查及第2检查，无法正确地读出数据。而且，在第3检查中，由定序器170发出信号CMD_B，因此，正确地读出数据。其结果为，确定该区块为B型区块。
[0304]2.2.4坏区块的情况
[0305]接下来，利用图40对检查对象区块为坏区块的情况进行说明。
[0306]如图所示，在坏区块的情况下，在对应的行解码器120保持着“11”作为区块信息。因此，利用正常模式、A模式、及B模式中的任一存取方法，行解码器120均未选择该区块BLK。因此，通过第I至第3检查的所有检查，无法正确地读出数据。其结果为，确定该区块为坏区块。
[0307]2.3本实施方式的效果
[0308]作为控制器200从NAND型闪速存储器100读出区块信息的方法，例如能够使用本实施方式中所说明的方法。
[0309]3.变化例等
[0310]如上所述般，所述实施方式的半导体存储装置包括第I及第2区块(正常BLK和A型BLK)、及行控制电路(R/D和驱动器)。第I及第2区块(正常BLK和A型BLK)具备能够保持数据的多个存储单元晶体管。行控制电路(R/D和驱动器)在数据的写入及读出时，对第I区块以第I模式进行控制，对第2区块以第2模式进行控制。第I及第2区块分别具备第I字线(WLn+1)及第2字线(WLn—I)、以及位于所述第I字线(WLn+1)与所述第2字线(WLn — I)之间的第3字线(WLn)。行控制电路能够独立地控制第I及第2区块各自中的第I至第3字线的电位。而且，行控制电路在第I模式(正常BLK控制)下，选择第3字线(WLn)，将第I及第2字线(WLn+Ι和WL— I)这两者设为非选择。进而，在第2模式(A型BLK控制)下，选择第I及第3字线这两者(WLn和WLn+Ι)，将第2字线(WLn — I)设为非选择。
[0311]根据本构成，即使在产生了字线短路不良的情况下，也能够将区块BLK不设为坏区块而作为能够使用的区块进行处理。
[0312]此外，实施方式并不限于上述所说明的方式，能够进行多种变化。例如，在所述实施方式中，以字线短路的种类为利用图33所说明的2种的情况为例进行了说明。然而，不一定限于相邻的字线彼此的短路，例如对于图33中的字线WL(2i — I)与WL(2i+l)的短路不良，也能够应用所述实施方式。进而，不只是2根字线间的短路，也可以为例如在3根以上的字线间产生了短路不良的情况。在该情况下，对短路的3根字线WL分配相同的页面地址。另外，随着要处理的短路不良的种类增加，区块信息也不限于利用图10所说明的2比特数据，也可以为3比特以上。
[0313]另外，第2实施方式中所说明的图36的流程图也能适当进行变化。例如，如果为图36的例子，那么当检查区块BLK时，确认从开头页面与最终页面的2页面读出的数据。然而，不一定必须为该2页面，也可以是任一页面，或者，也可以确认3页面以上的数据。另外，在图36中，列举了确认各页面的开头I字节数据的例子，但这也只不过是一例，也可以确认I页面的所有比特是否为“I”，或者，也可以确认小于I字节或2字节以上的数据。进而，第I至第3检查的顺序可适当进行更换。另外，在图36的例子中，也可以在通过第2检查正确地读出数据的阶段将该区块BLK确定为A型区块。
[0314]进而，区块解码器20的构成并不限定于利用图12所说明的构成。例如，在图12中，也可以除锁存电路40以外另外设置保持表示为坏区块的坏区块标记的锁存电路。将这种例子示于图41。如图所示，区块解码器20还具备锁存电路52及反相器53。而且，锁存电路52在对应的区块BLK为坏区块的情况下保持“I”。因此，在与坏区块对应的区块解码器20中，信号线TG始终成为“L”电平。
[0315]另外，利用图4至9所说明的页面地址的分配方法只不过是一例，也可以为其他分配方法。例如，也可以首先对应于指状物FNGO的所有字线WL分配页面地址，接着，对指状物FNGl的字线WL分配页面地址。
[0316]进而，在所述实施方式中，列举将存储单元三维地积层而成的NAND型闪速存储器为例进行了说明，但也能够应用于将存储单元二维地排列在半导体衬底上而成的平面型NAND型闪速存储器。进而，并不限于电荷累积层由绝缘膜形成的M0N0S(Metal OxideNitride Oxide Silicon，金属氧化氮氧化娃)型，也可以应用于电荷累积层由导电膜形成的FG(Floathing Gate，浮栅)型。另外，以I个存储单元晶体管MT保持2比特数据的情况为例进行了说明，但也可以为保持I比特数据或3比特以上的数据的情况。
[0317]另外，所述实施方式中所说明的流程图中的各步骤的顺序只不过是一例，能够在可能的范围内更换其顺序。
[0318]在I个存储单元晶体管MT保持2比特数据的情况下，其阈值电压根据保持数据而采用4种电平中的任一种。在将4种电平以从低到高的顺序设为删除电平、A电平、B电平、及C电平的情况下，在A电平的读出动作时施加到选择字线的电压为例如OV?0.55V之间。并不限定于此，也可以为 0.1￥?0.24￥、0.21￥?0.31￥、0.31￥?0.4￥、0.4￥?0.5￥、0.5￥?0.55￥等任一个之间。在B电平的读出时施加到选择字线的电压为例如1.5V?2.3V之间。并不限定于此，也可以为1.65￥?1.8￥、1.8￥?1.95￥、1.95￥?2.1￥、2.1￥?2.3￥等任一个之间。在(:电平的读出动作时施加到选择字线的电压为例如3.0V?4.0V之间。并不限定于此，也可以为3.0V ?3.2V、3.2V ?3.4V、3.4V ?3.5V、3.5V ?3.6V、3.6V ?4.0V 等任一个之间。作为读出动作的时间(tR)，可为例如25ys?38ys、38ys?70ys、70ys?80ys等任一个之间。
[0319]写入动作包含编程动作与验证动作。在写入动作时，最初施加到编程动作时所选择的字线的电压为例如13.7V?14.3V之间。并不限定于此，也可以为例如13.7V?14.0V、14.0V?14.6V等任一个之间。也可以使对第奇数根字线进行写入时最初施加到所选择的字线的电压与对第偶数根字线进行写入时最初施加到所选择的字线的电压不同。在将编程动作设为ISPP方式(Incremental Step Pulse Program，增量阶跃脉冲编程)时，作为阶跃电压，可列举例如0.5V左右。作为施加到非选择字线的电压，也可以为例如6.0V?7.3V之间。并不限定于此，也可以为例如7.3V?8.4V之间，还可以为6.0V以下。也可以根据非选择字线为第奇数根字线还是第偶数根字线而使施加的通路电压不同。作为写入动作的时间(tProg)，可为例如 1700ys?1800ys、1800ys?1900ys、1900ys?2000ys之间。
[0320]在删除动作时，最初施加到配置在半导体衬底上部且在上方配置着存储单元的阱的电压为例如12V?13.6V之间。并不限定于此，也可以为例如13.6V?14.8V、14.8V?
19.0V、19.0V?19.8V、19.8V?21V等任一个之间。作为删除动作的时间(tErase)，可为例如3000ys ?4000ys、4000ys ?5000ys、4000ys ?9000ys 之间。
[0321]另外，存储单元也可以为例如以下般的构造。存储单元具有介隔膜厚为4nm?1nm的隧道绝缘膜配置在硅衬底等半导体衬底上的电荷累积膜。该电荷累积膜可设为膜厚为2nm?3nm的氮化娃(SiN)膜或氮氧化娃(S1N)膜等绝缘膜与膜厚为3nm?8nm的多晶娃(Po I y-Si)膜的积层构造。也可以对多晶娃膜添加舒(Ru)等金属。存储单元在电荷累积膜上具有绝缘膜。该绝缘膜具有由例如膜厚为3nm?1nm的下层High-k膜与膜厚为3nm?1nm的上层High-k膜夹着的膜厚为4nm?1nm的氧化娃(S1)膜。作为High-k膜的材料，可列举氧化铪(HfO)等。另外，氧化硅膜的膜厚可厚于High-k膜的膜厚。在绝缘膜上，介隔膜厚为3nm?1nm的功函数调整用膜而设置膜厚为30nm?70nm的控制电极。此处，功函数调整用膜为例如氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜等。控制电极可使用妈(W)等。可在存储单元间配置气隙。
[0322]对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些实施方式能以其他各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书所记载的发明及其均等的范围内。
[0323][符号的说明]
[0324]I存储系统
[0325]20区块解码器
[0326]21?26晶体管
[0327]30?33驱动器
[0328]40锁存电路
[0329]41 ?45与门
[0330]46或门
[0331]47?51反相器
[0332]100NAND型闪速存储器
[0333]HO存储单元阵列
[0334]120行解码器
[0335]130驱动电路
[0336]140读出放大器
[0337]150、160寄存器
[0338]170定序器
[0339]200控制器
[0340]210、250接口电路
[0341]220、240存储器
[0342]230处理器
[0343] 300主机设备
【主权项】
1.一种半导体存储装置，其特征在于具备: 第I及第2区块，具备能够保持数据的多个存储单元晶体管;及 行控制电路，在数据的写入及读出时，对所述第I区块以第I模式进行控制，并对所述第2区块以第2模式进行控制； 所述第I及第2区块分别具备第I字线及第2字线、以及位于所述第I字线与所述第2字线之间的第3字线， 所述行控制电路能够独立地控制所述第I及第2区块各自中的所述第I至第3字线的电位，且 在所述第I模式下，选择所述第3字线，将所述第I及第2字线这两者设为非选择，在所述第2模式下，选择所述第I及第3字线这两者，将所述第2字线设为非选择。2.根据权利要求1所述的半导体存储装置，其特征在于: 所述行控制电路在所述第2模式下对所述第I及第3字线施加相同的电位。3.根据权利要求1或2所述的半导体存储装置，其特征在于: 还具备第3区块，所述第3区块具备多个所述存储单元晶体管及所述第I至第3字线， 所述第I至第3区块还具备: NAND串，在第I选择晶体管与第2选择晶体管之间串联连接多个所述存储单元晶体管而成;及 第I选择栅极线，连接于所述第I选择晶体管的栅极； 所述行控制电路在所述数据的写入及读出时，对所述第3区块以第3模式进行控制， 所述行控制电路在所述第3模式下，选择所述第2及第3字线这两者，将所述第I字线设为非选择， 所述第3字线在所述第2区块中为从所述第I选择栅极线数起第偶数根字线，在所述第3区块中为从所述第I选择栅极线数起第奇数根字线。4.根据权利要求3所述的半导体存储装置，其特征在于: 所述行控制电路在所述第3模式下对所述第2及第3字线施加相同的电位。5.根据权利要求1或2所述的半导体存储装置，其特征在于: 所述半导体存储装置能够接收用来对所述第I区块进行存取的第I指令、及用来对所述第2区块进行存取的与第I指令不同的第2指令， 在所述半导体存储装置伴随所述第I指令接收到指定所述第2区块的地址的情况下，所述行控制电路将所述第2区块设为非选择， 在所述半导体存储装置伴随所述第2指令接收到指定所述第I区块的地址的情况下，所述行控制电路将所述第I区块设为非选择。6.根据权利要求3所述的半导体存储装置，其特征在于: 所述第I至第3区块中的任一者保持表示所述第I至第3区块各自以所述第I至第3模式中的哪一模式进行动作的信息。7.一种存储系统，其特征在于具备: 控制器，能够发出第I指令、及与所述第I指令不同的第2指令；以及 半导体存储装置，具备能够根据所述第I指令进行存取的第I区块、及能够根据所述第2指令进行存取的第2区块； 在数据的写入及读出时，在所述半导体存储装置中，当接收到所述第I指令时与接收到所述第2指令时，所选择的字线的根数不同。8.根据权利要求7所述的存储系统，其特征在于: 所述控制器还能够发出分别指定所述第I及第2区块的第I及第2地址， 在所述半导体存储装置，在接收到所述第I指令的情况下，当还接收到第I地址时，能够对所述第I区块进行存取，当接收到所述第2地址时，对所述第1、第2区块中的任一者的存取均被禁止， 在接收到所述第2指令的情况下，当还接收到第2地址时，能够对所述第2区块进行存取，当接收到所述第I地址时，对所述第1、第2区块中的任一者的存取均被禁止。9.根据权利要求7或8所述的存储系统，其特征在于: 就所述控制器来说的所述第I区块的存储容量是所述第2区块的存储容量的2倍。10.根据权利要求7或8所述的存储系统，其特征在于: 所述控制器保持表示所述第I及第2区块能够根据所述第1、第2指令中的哪一个进行存取的表格。
【文档编号】G11C16/08GK105938724SQ201610101758
【公开日】2016年9月14日
【申请日】2016年2月24日
【发明人】车野敏文, 白川政信, 原德正
【申请人】株式会社东芝