专利名称：一种焦平面读出电路像素阵列的布图方法和金属布线结构的制作方法
技术领域：
本发明属于微电子及光电子领域成像系统读出电路中的像素阵列设计技术领域。
目前常见的读出电路结构有开关源跟随、列线分离、像素外积分等，但这些结构在功率消耗、相邻像素一致性、输入级存储容量等方面存在缺陷。为了克服这些缺陷，我们提出了电荷域奇偶读出结构(OESOdd-Even Structure)。如
图1(b)所示，这个结构的像素单元由三个NMOS管构成，复位管被移至像素之外，每列像素共用一个复位管，对像素积分节点的复位是通过列线上的Mr管与信号RST来完成的。这样在像素单元内部不用做阱(well)，有利于节省面积；更为重要的是新结构在布图时省掉了电源线VDD和复位线RST，使得面积利用率进一步提高。
如图1(a)所示，OES读出电路结构的每一列由两条列线和两个电荷放大器组成。其中一条列线和一个电荷放大器用来对奇数行像素读出，称为COL(O)；另一条列线和另一个电荷放大器用来对偶数行像素读出，称为COL(E)。
与以前的许多结构相比，OES结构的像素单元结构进一步简化，从而提高了面积利用率和电荷存储能力；而新读出结构及工作时序使得对列运放的速度要求大为降低，从而大大降低了列电荷放大器的静态功耗，虽然新结构中列运放个数增加为原来的两倍，但电路的总功耗仍有非常明显的降低；新读出结构及工作时序安排使得阵列中的各个像素从复位到读出之间的时间间隔近似相等，从而抑制了由于漏电流而引起的FPN(Fixed Pattern Noise)。
目前像素的中心距pitch(两个相邻像素中心点的距离称为Pitch)的典型值为30μ，使得OES结构的像素阵列采用一般的布图、走线方式在物理上难于实现。OES结构中Pixel(4n+1，j)与Pixel(4n+3，j)对应一条列线Colj(O)，而同一列的Pixel(4n+2，j)与Pixel(4n+4，j)则对应另一条列线Colj(E)，其中n、j为整数。最直接的连接方式如图3(a)所示。Pixel(4n+1，j)的行选择管Msw的有源区与Pixel(4n+3，j)的行选择管Msw的有源区其实是相连的；Pixel(4n+2，j)与Pixel(4n+4，j)的也是这样。如图3(b)所示，若将Pixel(4n+2，j)与Pixel(4n+3，j)互换位置，则可使Pixel(4n+1，j)与Pixel(4n+3，j)共享有源区、输出线，同时也可使Pixel(4n+2，j)与Pixel(4n+4，j)共享有源区、输出线。但是这样仍存在输出线与Colj(O)相交导致走线复杂并同时使奇行像素与偶行像素的不对称。其中n、j为整数本发明的一种焦平面读出电路像素阵列的布图方法，包括以下三个步骤(一)确定像素的排列方式以及像素布图结构如图2所示，版图设计中以4×4个像素单元作为一个设计模块，为了实现电路独立测试，如图1(b)所示，在每个像素中添加一个测试管Mtest，以检验读出电路的功能是否正确。
像素在物理上从上往下依次为Pixel(4n+1，4m+i)、Pixel(4n+3，4m+i)、Pixel(4n+2，4m+i)、Pixel(4n+4，4m+i)，其中i＝1、2、3、4，n、m为整数；从左往右依次为Pixel(4n+i，4m+1)、Pixel(4n+i，4m+2)、Pixel(4n+i，4m+3)、Pixel(4n+i，4m+4)，其中i＝1、2、3、4，n、m为整数；将设计模块划分为五个组，其中第三组、第五组的像素各有两个在相邻设计模块中，第一组Pixel(4n+1，4m+1)、Pixel(4n+3，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+3，4m+2)；第二组Pixel(4n+1，4m+3)、Pixel(4n+3，4m+3)、Pixel(4n+1，4m+4)、Pixel(4n+3，4m+4)；第三组Pixel(4n+2，4m+1)、Pixel(4n+4，4m+1)与左相邻设计模块的Pixel(4n+2，4m)、Pixel(4n+4，4m)；第四组Pixel(4n+2，4m+2)、Pixel(4n+4，4m+2)、Pixel(4n+2，4m+3)、Pixel(4n+4，4m+3)；第五组Pixel(4n+2，4m+4)、Pixel(4n+4，4m+4)与右相邻设计模块的Pixel(4n+2，4m+5)、Pixel(4n+4，4m+5)；其中n、m为整数。在不考虑连接关系时，以上各组是等价的。设计模块中各组的位置分布如图2所示。
在新型像素排列方式的基础上提出了新型的像素布图结构像素包括积分控制管Mint、行选择管Msw、测试管Mtest与积分电容Mc，同一组四个像素的Mint、Msw、Mtest放置于组中央位置；同一像素单元中，Mtest与Mint共用有源区，Mint与Msw共用有源区；Pixel(4n+1，4m+i)与Pixel(4n+3，4m+i)的Msw共用一有源区，Pixel(4n+2，4m+i)与Pixel(4n+4，4m+i)的Msw共用一有源区，其中i＝1、2、3、4，n、m为整数；Mc的源漏接Gnd，与相邻组中的Me共用有源区；同一组中左右相邻的Mtest共用Poly作为栅，Mint、Mc也共用Poly作为栅。从而不但可使同一像素单元中有源区、栅、连线实现共用，而且还实现了相邻像素的有源区、栅、连线的共用。
(二)确定与像素的排列方式以及像素布图结构相适应的特殊的探测器阵列、像素阵列连接方式Det(4n+1，4m+i)与Pixel(4n+1，4m+i)，Det(4n+4，4m+i)与Pixel(4n+4，4m+i)在物理位置上一一对应、直接相连，Det(4n+2，4m+i)在物理位置上与Pixel(4n+3，4m+i)对应，Det(4n+3，4m+i)在物理位置上与Pixel(4n+2，4m+i)对应，Det(4n+2，4m+i)与Pixel(4n+2，4m+i)间的连线、Det(4n+3，4m+i)与Pixel(4n+3，4m+i)间的连线跨越上下两个组。其中Det(4n+j，4m+i)表示探测器单元，i、j＝1、2、3、4，n、m为整数。
(三)按照如前所述的像素排列方式、像素布图结构和探测器阵列、像素阵列连接方式进行布图。
所述布图可以采用反转、移位的重复对称布图方式，即Pixel(4n+1，4m+1)与Pixel(4n+1，4m+2)左右对称；Pixel(4n+1，4m+3)、Pixel(4n+1，4m+4)可由Pixel(4n+1，4m+1)、Pixel(4n+1，4m+2)往右平移2个pitch所得；Pixel(4n+3，4m+1)、Pixel(4n+3，4m+2)、Pixel(4n+3，4m+3)、Pixel(4n+3，4m+4)可由Pixel(4n+1，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+1，4m+3)、Pixel(4n+1，4m+4)上下反转所得；Pixel(4n+2，4m+1)、Pixel(4n+2，4m+2)、Pixel(4n+2，4m+3)、Pixel(4n+2，4m+4)、Pixel(4n+4，4m+1)、Pixel(4n+4，4m+2)、Pixel(4n+4，4m+3)、Pixel(4n+4，4m+4)可由Pixel(4n+1，4m)、Pixel(4n+1，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+1，4m+3)、Pixel(4n+3，4m)、Pixel(4n+3，4m+1)、Pixel(4n+3，4m+2)、Pixel(4n+3，4m+3)下平移两个pitch再右平移一个pitch所得；其中n、m为整数。
根据本发明的布图方法提出一种金属布线结构水平方向长走线与垂直方向长走线采用不同的金属层，避免同层金属线交叉；水平方向长走线采用Metal2、垂直方向长走线采用Metal1；垂直方向短走线(短走线走线距离不超过4倍像素pitch的连线)采用Meatl1。
所述的Metal2长走线，每个设计模块需要4条行选控制线Rs(4n+1)、Rs(4n+2)、Rs(4n+3)、Rs(4n+4)，两条积分控制线Ckint(UP)、Ckint(DOWN)，一条测试控制线Test，一条地线Gnd；设计模块中Metal2长走线与探测器在物理上从上往下依次为Test、Det(4n+1，4m+i)、Rs(4n+1)、Ckint(UP)、RS(4n+3)、Det(4n+2，4m+i)、Det(4n+3，4m+i)、Rs(4n+2)、Ckint(DOWN)、Rs(4n+4)、Det(4n+4，4m+i)、Gnd，其中i＝1、2、3、4，n、m为整数；与之相应的Metal1短走线长度不超过4个像素的Pitch；通过Metal1短走线，将Test、Gnd、Ckint信号从Metal2长走线引到像素内部，充分利用各组边缘部分的空间，避免穿过与组中央Metal1走线密集的区域，提高了芯片面积利用率；通过短走线，每个设计模块只需引入一条Test、一条Gnd、两条Ckint长走线。
所述的Metal1长走线，每一列有两条etal1长走线作为列输出线，如图3(c)所示，其中一条对应奇行像素，另一条对应偶行像素；如图3(d)所示，Even1在第三组右半边与Pixel(4n+2，4m+1)、Pixel(4n+4，4m+1)相连，Odd1在第一组左半边与Pixel(4n+1，4m+1)、Pixel(4n+3，4m+1)相连，Odd2在第一组右半边与Pixel(4n+1，4m+2)、Pixel(4n+3，4m+2)相连，Even2在第四组左半边与Pixel(4n+2，4m+2)、Pixel(4n+4，4m+2)相连，Even3在第四组右半边与Pixel(4n+2，4m+3)、Pixel(4n+4，4m+3)相连，Odd3在第二组左半边与Pixel(4n+1，4m+3)、Pixel(4n+3，4m+3)相连，Odd4在第二组右半边与Pixel(4n+1，4m+4)、Pixel(4n+3，4m+4)相连，Even4在第五组左半边与Pixel(4n+2，4m+4)、Pixel(4n+4，4m+4)相连，其中n、m为整数；列输出线在物理上从左到右依次为Evenl、Odd1、Odd2、Even2、Even3、Odd3、Odd4、Even4，这个排列方式避免了奇列线与偶列线在与像素输出相连时的交叉现象。
采用本发明的布图方法，不仅实现了OES结构，并且使阵列的走线简单、积分电容的面积利用率高。
图2为像素阵列中设计模块的示意图，其中每个设计模块包括4×4个像素单元，并划分为若干个组，图中阴影部分是组的中央位置，Mtest、Mint、Msw均位于阴影部分。
图3为像素与奇偶列线的连接关系示意图，其中图3(a)为一般像素顺序时的连接示意图，图3(b)为采用本发明提出的特殊像素顺序时的未优化连接示意图，图3(c)、图3(d)为采用本发明提出的特殊像素顺序时为避免奇偶列线交叉而采用的连接示意图。
图4为探测器阵列与像素阵列的连接关系示意图，图中的八边形表示探测器，探测器与对应像素中的Mint管的有源区相连(Mint管位于图中的阴影区)。
图5为设计模块版图中的Metal2层与键合区示意图，图中的实心黑体八边形表示键合区(对应探测器的位置)，矩形区域表示组的中央位置，探测器与对应像素中的Mint管的有源区相连(Mint管位于图中的矩形区域)。
由于采用特殊的结构，在像素阵列中无需用到高电平Vdd，这样像素的输入信号为检测信号Test、行选择控制Rs(i)、积分控制Ckint及地线Gnd。其中Rs(i)控制一行中的所有像素，Test、Ckint、Gnd则控制像素阵列中所有的像素。
如图2所示，对于一个包含4×4个像素单元的设计模块，其像素分别是Pixel(4n+1，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+1，4m+3)、Pixel(4n+1，4m+4)、Pixel(4n+3，4m+1)、Pixel(4n+3，4m+2)、Pixel(4n+3，4m+3)、Pixel(4n+3，4m+4)、Pixel(4n+2，4m+1)、Pixel(4n+2，4m+2)、Pixel(4n+2，4m+3)、Pixel(4n+2，4m+4)、Pixel(4n+4，4m+1)、Pixel(4n+4，4m+2)、Pixel(4n+4，4m+3)、Pixel(4n+4，4m+4)，一个设计模块划分成五个组，其中第三组、第五组的像素各有两个在相邻设计模块中第一组Pixel(4n+1，4m+1)、Pixel(4n+3，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+3，4m+2)；第二组Pixel(4n+1，4m+3)、Pixel(4n+3，4m+3)、Pixel(4n+1，4m+4)、Pixel(4n+3，4m+4)；第三组Pixel(4n+2，4m+1)、Pixel(4n+4，4m+1)与左相邻设计模块的Pixel(4n+2，4m)、Pixel(4n+4，4m)第四组Pixel(4n+2，4m+2)、Pixel(4n+4，4m+2)、Pixel(4n+2，4m+3)、Pixel(4n+4，4m+3)；第五组Pixel(4n+2，4m+4)、Pixel(4n+4，4m+4)与右相邻设计模块的Pixel(4n+2，4m+5)、Pixel(4n+4，4m+5)；其中n、m为整数。
在不考虑连接关系时，以上各组是等价的。设计模块中各组的位置分布如图2所示。
为了提高读出电路的电荷存储能力，设计中尽可能地共用资源(包括有源区、栅、连线)来节省像素中Mc以外部分的面积。
每个组中，四个像素的积分控制晶体管Mint、一个行选开关管Msw、一个检测管Mtest被放置在组的中央位置(图2中各组的阴影部分)；同一像素的Mint与Msw共用一个有源区；地线Gnd布在组的周围一圈；Me的源漏接地线Gnd，栅极与Mint、Msw共用的那个有源区相连；同一行两个像素的Mint的栅接在同一根Poly上。
有源区的共用在同一像素单元中，Mtest与Mint共用一有源区；Mint与Msw共用一有源区；Pixel(4n+1，4m+i)与Pixel(4n+3，4m+i)的Msw共用一有源区，Pixel(4n+2，4m+i)与Pixel(4n+4，4m+i)的Msw共用一有源区，其中i＝1、2、3、4，n、m为整数；Mc的源漏接Gnd，与相邻组中的Mc共用有源区。
有源区的共用不但节省了芯片面积，而且还省去不少连线，使得布线变得相对容易。
栅的共用Poly不能长距离走线，但较短距离时可以通过Poly相连。
Pixel(4n+i，4m+1)与Pixel(4n+i，4m+2)的Mint的栅接在同一根Poly上，Pixel(4n+i，4m+3)与Pixel(4n+i，4m+4)的Mint也接在同一根Poly上，其中i＝1、2、3、4，n、m为整数。
Pixel(4n+i，4m+1)与Pixel(4n+i，4m+2)的Mtest的栅接在同一根Poly上，Pixel(4n+i，4m+3)与Pixel(4n+i，4m+4)的Mtest也接在同一根Poly上，其中i＝1、2、3、4，n、m为整数。
Pixel(4n+i，4m+1)与Pixel(4n+i，4m+2)的Msw的栅接在同一根Poly上，Pixel(4n+i，4m+3)与Pixel(4n+i，4m+4)的Msw也接在同一根Poly上，其中i＝1、2、3、4，n、m为整数。
探测器与像素的连接如图4所示，垂直方向像素在物理上从上往下依次为Pixel(4n+1，4m+i)、Pixel(4n+3，4m+i)、Pixel(4n+2，4m+i)、Pixel(4n+4，4m+i)，探测器在物理上从上往下依次为Det(4n+1，4m+i)、Det(4n+2，4m+i)、Det(4n+3，4m+i)、Det(4n+4，4m+i)，其中i＝1、2、3、4，n、m为整数。
Det(4n+1，4m+i)与Pixel(4n+1，4m+i)，Det(4n+4，4m+i)与Pixel(4n+4，4m+i)在物理位置上一一对应，可以直接相连；而Det(4n+2，4m+i)在物理位置上与Pixel(4n+3，4m+i)对应，而Det(4n+3，4m+i)在物理位置上与Pixel(4n+2，4m+i)对应，因此Det(4n+2，4m+i)与Pixel(4n+2，4m+i)间的连线、Det(4n+3，4m+i)与Pixel(4n+3，4m+i)间的连线将穿过上下两个组。
图4、图5给出这个连接关系的示意。
列输出线如图3所示，Pixel(4n+1，4m+1)、Pixel(4n+3，4m+1)合用一有源区，在第一组左半边输出一垂直方向Metal1走线，称该列线为Odd1；
Pixel(4n+2，4m+1)、Pixel(4n+4，4m+1)合用一有源区，在第三组右半边输出一垂直方向Metal1走线，称该列线为Even1；Pixel(4n+1，4m+2)、Pixel(4n+3，4m+2)合用一有源区，在第一组右半边输出一垂直方向Metal1走线，称该列线为Odd2；Pixel(4n+2，4m+2)、Pixel(4n+4，4m+2)合用一有源区，在第四组左半边输出一垂直方向Metal1走线，称该列线为Even2；Pixel(4n+1，4m+3)、Pixel(4n+3，4m+3)合用一有源区，在第二组左半边输出一垂直方向Metal1走线，称该列线为Odd3；Pixel(4n+2，4m+3)、Pixel(4n+4，4m+3)合用一有源区，在第四组右半边输出一垂直方向Metal1走线，称该列线为Even3；Pixel(4n+1，4m+4)、Pixel(4n+3，4m+4)合用一有源区，在第二组右半边输出一垂直方向Metal1走线，称该列线为Odd4；Pixel(4n+2，4m+4)、Pixel(4n+4，4m+4)合用一有源区，在第五组左半边输出一垂直方向Metal1走线，称该列线为Even4；其中n、m为整数。
水平方向Metal2长走线由于第4n+2行与第4n+3行像素的交叉，在Det(4n+2，4m+i)与Det(4n+3，4m+i)之间将不走水平方向的Metal2长走线，其中i＝1、2、3、4，n、m为整数。
行选控制必须每一行都走一条水平方向的Metal2长线，称为Rs(4n+i)，其中i＝1、2、3、4，n为整数。
积分控制在Rs(4n+1)、Rs(4n+3)之间走一条Metal2长线，称为Ckint(UP)；在Rs(4n+2)、Rs(4n+4)之间走一条Metal2长线，称为Ckint(DOWN)，其中n为整数。通过Metal1短走线与Ckint(UP)、Ckint(DOWN)相连，可将积分控制信号引到相应的像素。
测试控制在Det(4n+1，4m+i)的上方走一条Metal2长线，称为Test，其中i＝1、2、3、4，n、m为整数。通过Metal1短走线与Test相连，可将测试控制信号引到相应的像素。
地线在Det(4n+4，4m+i)的下方走一条Metal2长线，称为Gnd，其中i＝1、2、3、4，n、m为整数。通过Metal1短走线与Gnd相连，可将接地信号引到相应的像素。
这样在设计模块中水平方向的长走线与探测器从上往下依次为Test、Det(4n+1，4m+i)、Rs(4n+1)、Ckint(UP)、Rs(4n+3)、Det(4n+2，4m+i)、Det(4n+3，4m+i)、Rs(4n+2)、Ckint(DOWN)、Rs(4n+4)、Det(4n+4，4m+i)、Gnd，如图5所示，其中i＝1、2、3、4，n、m为整数。
垂直方向Metal1长走线本发明中只有列输出线为垂直方向长走线，前面已经介绍。列输出线在物理上从左到右依次为Even1、Odd1、Odd2、Even2、Even3、Odd3、Odd4、Even4。这样排列避免了奇列线与偶列线在与像素输出相连时的交叉现象。如图3(d)所示。
垂直方向Metal1短走线短走线是指不超过4倍像素Pitch的金属线。前面提到每个设计模块只有两条积分控制信号的Metal2长走线Ckint(UP)、Ckint(DOWN)，一条测试控制信号的Metal2长走线Test，一条接地的Metal2长走线Gnd。通过垂直方向的Metal1短走线将上述信号引到相应的像素，并避免同层金属连线的交叉。
权利要求
1.一种焦平面读出电路像素阵列的布图方法，其步骤包括(1)确定像素的排列方式以及像素布图结构以4×4个像素单元作为一个设计模块，在每个像素中添加一个测试管Mtest；像素在物理上从上往下依次为Pixel(4n+1，4m+i)、Pixel(4n+3，4m+i)、Pixel(4n+2，4m+i)、Pixel(4n+4，4m+i)，其中i＝1、2、3、4，n、m为整数；从左往右依次为Pixel(4n+i，4m+1)、Pixel(4n+i，4m+2)、Pixel(4n+i，4m+3)、Pixel(4n+i，4m+4)，其中i＝1、2、3、4，n、m为整数；将设计模块划分为五个组，其中第三组、第五组的像素各有两个在相邻设计模块中，第一组Pixel(4n+1，4m+1)、Pixel(4n+3，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+3，4m+2)；第二组Pixel(4n+1，4m+3)、Pixel(4n+3，4m+3)、Pixel(4n+1，4m+4)、Pixel(4n+3，4m+4)；第三组Pixel(4n+2，4m+1)、Pixel(4n+4，4m+1)与左相邻设计模块的Pixel(4n+2，4m)、Pixel(4n+4，4m)；第四组Pixel(4n+2，4m+2)、Pixel(4n+4，4m+2)、Pixel(4n+2，4m+3)、Pixel(4n+4，4m+3)；第五组Pixel(4n+2，4m+4)、Pixel(4n+4，4m+4)与右相邻设计模块的Pixel(4n+2，4m+5)、Pixel(4n+4，4m+5)；其中n、m为整数；像素布图结构为像素包括Mint、Msw、Mtest与Mc，同一组四个像素的Mint、Msw、Mtest放置于组的中央位置；同一像素单元中，Mtest与Mint共用一有源区，Mint与Msw共用一有源区；Pixel(4n+1，4m+i)与Pixel(4n+3，4m+i)的Msw共用一有源区，Pixel(4n+2，4m+i)与Pixel(4n+4，4m+i)的Msw共用一有源区，其中i＝1、2、3、4，n、m为整数；Mc的源漏接Gnd，与相邻组中的Mc共用有源区；同一组中左右相邻的Mtest共用Poly作为栅，Mint、Mc也共用Poly作为栅；(2)确定探测器阵列、像素阵列连接方式Det(4n+1，4m+i)与Pixel(4n+1，4m+i)，Det(4n+4，4m+i)与Pixel(4n+4，4m+i)在物理位置上一一对应直接相连，Det(4n+2，4m+i)在物理位置上与Pixel(4n+3，4m+i)对应，Det(4n+3，4m+i)在物理位置上与Pixel(4n+2，4m+i)对应，Det(4n+2，4m+i)与Pixel(4n+2，4m+i)间的连线、Det(4n+3，4m+i)与Pixel(4n+3，4m+i)间的连线跨越上下两个组，其中i＝1、2、3、4，n、m为整数；(3)按照如前所述的像素排列方式、像素布图结构和探测器阵列、像素阵列连接方式进行布图。
2.如权利要求1所述的一种焦平面读出电路像素阵列的布图方法，其特征在于布图采用反转、移位的重复对称布图方式，即Pixel(4n+1，4m+1)与Pixel(4n+1，4m+2)左右对称；Pixel(4n+1，4m+3)、Pixel(4n+1，4m+4)由Pixel(4n+1，4m+1)、Pixel(4n+1，4m+2)往右平移二个pitch所得；Pixel(4n+3，4m+1)、Pixel(4n+3，4m+2)、Pixel(4n+3，4m+3)、Pixel(4n+3，4m+4)由Pixel(4n+1，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+1，4m+3)、Pixel(4n+1，4m+4)上下反转所得；Pixel(4n+2，4m+1)、Pixel(4n+2，4m+2)、Pixel(4n+2，4m+3)、Pixel(4n+2，4m+4)、Pixel(4n+4，4m+1)、Pixel(4n+4，4m+2)、Pixel(4n+4，4m+3)、Pixel(4n+4，4m+4)由Pixel(4n+1，4m)、Pixel(4n+1，4m+1)、Pixel(4n+1，4m+2)、Pixel(4n+1，4m+3)、Pixel(4n+3，4m)、Pixel(4n+3，4m+1)、Pixel(4n+3，4m+2)、Pixel(4n+3，4m+3)下平移两个pitch再右平移一个pitch所得；其中n、m为整数。
3.采用如权利要求1所述的一种焦平面读出电路像素阵列的布图方法的金属布线结构，其特征在于水平方向长走线与垂直方向长走线采用不同的金属层，避免同层金属线交叉；水平方向长走线采用Metal2、垂直方向长走线采用Metal1；垂直方向短走线采用Meatl1。
4.如权利要求3所述的金属布线结构，其特征在于Metal2长走线方式为每个设计模块需要4条行选控制线Rs(4n+1)、Rs(4n+2)、Rs(4n+3)、Rs(4n+4)，两条积分控制线Ckint(UP)、Ckint(DOWN)，一条测试控制线Test，一条地线Gnd；设计模块中Metal2长走线与探测器在物理上从上往下依次为Test、Det(4n+1，4m+i)、Rs(4n+1)、Ckint(UP)、Rs(4n+3)、Det(4n+2，4m+i)、Det(4n+3，4m+i)、Rs(4n+2)、Ckint(DOWN)、Rs(4n+4)、Det(4n+4，4m+i)、Gnd，其中i＝1、2、3、4，n、m为整数。
5.如权利要求3所述的金属布线结构，其特征在于Metal1长走线方式为每一列有两条Metal1长走线作为列输出线，其中一条对应奇行像素，另一条对应偶行像素；Even1在第三组右半边与Pixel(4n+2，4m+1)、Pixel(4n+4，4m+1)相连，Odd1在第一组左半边与Pixel(4n+1，4m+1)、Pixel(4n+3，4m+1)相连，Odd2在第一组右半边与Pixel(4n+1，4m+2)、Pixel(4n+3，4m+2)相连，Even2在第四组左半边与Pixel(4n+2，4m+2)、Pixel(4n+4，4m+2)相连，Even3在第四组右半边与Pixel(4n+2，4m+3)、Pixel(4n+4，4m+3)相连，Odd3在第二组左半边与Pixel(4n+1，4m+3)、Pixel(4n+3，4m+3)相连，Odd4在第二组右半边与Pixel(4n+1，4m+4)、Pixel(4n+3，4m+4)相连，Even4在第五组左半边与Pixel(4n+2，4m+4)、Pixel(4n+4，4m+4)相连；列输出线在物理上从左到右依次为Even1、Odd1、Odd2、Even2、Even3、Odd3、Odd4、Even4，其中n、m为整数。
6.如权利要求4所述的金属布线结构，其特征在于Metal1短走线方式为Metal1短走线长度不超过4个像素的Pitch；通过Metal1短走线，将Test、Gnd、Ckint信号从Metal2长线引到像素内部。
全文摘要
本发明公开了一种焦平面读出电路像素阵列的布图方法和金属布线结构,属于微电子及光电子领域中成像系统读出电路中的像素阵列设计技术领域。本发明通过确定像素的特殊排列方式和新型的像素布图结构,并在此基础上采用特殊的探测器阵列、像素阵列连接方式进行布图,布图可以采用反转、移位的重复对称布图方式。根据本发明的布图方法提出一种金属布线结构:水平方向长走线与垂直方向长走线采用不同的金属层,避免同层金属线交叉;水平方向长走线采用Metal2、垂直方向长走线采用Metal1;垂直方向短走线采用Meatl1。采用本发明的布图方法和金属布线结构,不仅实现了OES结构,并且使阵列的走线简单、积分电容的面积利用率高。
文档编号H01L21/70GK1348209SQ0113470
公开日2002年5月8日 申请日期2001年11月8日 优先权日2001年11月8日
发明者吉利久, 鲁文高, 陈中建, 高峻, 傅一玲 申请人:北京大学