专利名称：非易失存储器,及其制造和编程方法
技术领域：
本发明涉及半导体器件，尤其涉及非易失存储器，以及隔离沟道编程和阵列操作。
背景技术：
诸如电可擦除可编程只读存储器(EEPROM)阵列的传统存储器阵列包括多个单独的存储器单元。可以将存储器单元编程到期望的逻辑或存储器状态。在对阵列编程时，各个单元必须具有高或低电压(即ON或OFF)状态。期望的高电压状态受到功耗因素以及物理和材料约束的限制。由于必须区别于高电压状态，并且必须不导致紧密存储器阵列单元分布中的相邻单元之间的交叉泄漏，期望的低电压状态同样受到限制。访问低状态所需的电压越高，则存储器单元消耗的功率就越大。
通常，存储器单元被布置成阵列。图1示出了这种阵列的简化例子。
图1的阵列例子只包含9个单独的存储器单元，而典型的存储器阵列包含远多于此的单元。因此，图1的阵列例子中的较小单元数量应当被理解成只是为了这里的图解和讨论。实际上，这里描述的相同原理同样适用于各种规模的存储器阵列，包含远大于此的存储器单元阵列。
图1的阵列包含单独的存储器单元，例如存储器单元101-109。在阵列的各个单元中，例如单元101的单元从其栅极连接到字线，例如被连接到单元101的栅极的字线(W1)121。其它单元102和103也被连接到字线121。为了在图1中表示，单元101、102、103在阵列内被布置成公共的″行″。诸如字线(W1)121、(W2)122和(W3)123的公共字线分别连接公共行中的单元，例如单元101、102、103，单元104、105、106和单元107、108、109。
行中各个单元的漏极被连接到单独的位线，例如单元101的漏极被连接到位线(B1)131。相同位线131与阵列的其它单元104和107连接。为了进行表示，单元101、104、107被布置成阵列的公共″列″。诸如位线131、132和133的公共位线分别连接公共列中的单元101、104、107，单元102、105、108和单元103、106、109。
单元101的源极被连接到源极线125。这个源极线125也连接整个阵列的所有其它单元101-109的源极。于是在图1中可以理解，并联字线121-123中的相应字线分别连接阵列的公共行中布置的各个单元101-103，104-106或107-109的栅极，而并联位线131-133中的相应位线分别连接阵列的公共列中布置的各个单元101、104、107，102、105、108或103、106、109的漏极。阵列的所有单元101-109位于公共井中，例如位于图1的p井100中。在这个布局中，各个源极线路125和p井100对阵列的各个单元101-109均是共同的。
在对单元101-109的上述阵列进行编程时，正电压被提供给选通的存储器单元字线和选通的存储器单元位线。接着通过热载流子注入(HCI)对选定的存储器单元进行编程，从而改变选定存储器单元的阈值电压(即改变其浮动栅极中存储的电荷量)。在进行编程期间周期性检测阈值电压的变化，以针对阵列中的所有选定存储器单元检测是否已经达到目标阈值电压。在擦除单元101-109的上述阵列时，通过向各个字线施加负电压并且向源极线125或公共p井100施加正电压，擦除整个阵列。通过这种方式，阵列中所有存储器单元的浮动栅极会同时相应充电到低阈值电压状态。
参照图2，曲线解了在对应于″OFF″或″ON″状态的高阈值电压状态和低阈值电压状态下，阵列的存储器单元101-109所代表的位中的阈值电压。显然，各个高电压状态和低电压状态实际上是分别在特定目标高电压和目标低电压的附近的电压水平范围。图2表现出的电压范围图解了在对传统阵列(所有单元共享诸如p井100的公共井)进行编程时表现出的分布类型。在图2的分布中，高阈值电压以相对较窄的分布集中在例如5-6伏之间。然而，低阈值电压状态的阈值电压分布会宽得多，例如0.5伏到2.5伏。导致较低阈值电压状态具有较宽阈值电压分布的主要原因是，所有位元位于公共p井使得所有存储器单元被同时擦除。较低阈值状态的Vt分布宽于较高阈值状态的Vt分布的全部主要原因是处理偏差、材料缺陷和材料性质退化。为了确保对低Vt状态位元的读取访问的成功，较宽的Vt分布要求在读取操作期间具有高字线电压。
导致的问题包含为了保证完成低阈值状态的读取访问，较高字线电压的要求消耗了大量功率。此外，为了达到较高的字线电压，需要从低电压电源进行升压以达到期望的字线电压。即使从低电压电源进行升压，为了达到期望的字线电压，通常仍然需要大量的时间，因为在只使用低功率的情况下升压速度较慢。为了减少所需的读取访问字线电压，控制具有较低阈值电压水平的单元阵列中间的电压范围分布会比较有利。然而控制较低的电压范围分布会导致这样的问题，即在阵列的所有单元位于公共p井中时，相邻单元中间产生交叉泄漏。
发明内容
由于将较低阈值电压分布限制到较窄的范围，并且允许使用较低字线电压进行快速访问，本发明相比现有技术具有显著的改进和优点。
在附图中通过例子图解本发明，但这些例子不对本发明进行限定，图中用类似的附图标记表示类似的元件，其中图1图解了按照公共p井配置的传统存储器单元阵列；图2图解了具有低电压阈值水平和高电压阈值水平的阵列的存储器单元的栅电极电压分布；图3根据本发明的实施例图解了针对阵列的单独位线和存储器单元的隔离p井；图4图解了沿图3的阵列的隔离p井的长度方向得到的半导体器件剖视图；图5图解了横过图3的各个相邻隔离p井的相邻单元所得到的半导体器件剖视图；
图6图解了具有图5的取向的半导体器件工作片段的横截面，其中示出了相邻隔离p井的沟槽形成；图7图解了图6的器件的p井和深n井隔离植入；图8图解了图7的器件的深n井隔离和n井中的p井扩散，其后进行栅极氧化物形成，聚(poly)沉积和光刻；图9图解了在蚀刻图8的器件之后剩余的聚1(poly1)，之后是氧化物-氮化物-氧化物(ONO)层和聚2(poly2)沉积；图10A-E针对各个步进电压的存储器单元的代表性栅极电压分布，图解了在擦除和编程阵列时相对阵列的隔离p井的示例性电压步进；而图11图解了具有隔离p井布局并且包含非接触式源极的半导体器件可选实施例的剖面图3。
本领域技术人员会理解，对图中元件的图解注重简单和清晰，不必按比例绘出。例如，相对于其它元件，可以夸大图中某些元件的尺寸以利于理解本发明的实施例。
具体实施例方式
根据本发明的一个实施例，诸如电可擦除可编程只读存储器(EEPROM)阵列的非易失存储器(NVM)阵列包含存储器单元列，所述存储器单元列在单独的p井区中形成以减少阵列中选定存储器单元的编程阈值电压分布宽度。例如，在诸如p井区的井区内形成共享公共位线的多个存储器单元。在一个实施例中，各个隔离p井形成阵列中的存储器单元列。使用浅沟槽隔离(STI)结构将p井彼此电隔离。单独p井区内形成的存储器单元共享公共位线和公共源极线。通过允许将阵列的存储器单元编程到紧密阈值电压分布内，将存储器阵列隔离成单独p井改进了编程控制。
参照图3，存储器单元阵列30包含存储器单元311-316、321-326和331-336。存储器单元阵列30只是示例性的，其中阵列可以包含比示出的或多或少的单独存储器单元，并且可以按照各种公共行，公共列或其它相对位置的布局布置单元。在阵列中，存储器单元311-316形成第一列，存储器单元321-326形成第二列，而存储器单元331-336形成第三列。
各个列的存储器单元在其各个漏极(或漏极区)通过公共位线相连，例如存储器单元311-316通过位线3091相连，存储器单元321-326通过位线3092相连，存储器单元331-336通过位线3093相连。
相邻列中的对应单元，例如存储器单元311、321、331，在其控制栅极上通过公共字线相连，例如字线3071连接各个存储器单元311、321、331的控制栅极，字线3072连接各个存储器单元312、322、332的控制栅极，字线3073连接各个存储器单元313、323、333的控制栅极，字线3074连接各个存储器单元314、324、334的控制栅极，字线3075连接各个存储器单元315、325、335的控制栅极，字线3076连接各个存储器单元316、326、336的控制栅极。根据一个实施例，例如存储器单元311-316的各个存储器单元列位于例如p井301的公共井内。存储器单元321-326位于p井302内，存储器单元331-336位于p井303内。通过浅沟槽隔离结构(图3中未示出)将各个存储器单元列与相邻存储器单元列电隔离。
源极线电连接到相应列的各个存储器单元的源极区，例如第一列的单元311-316被连接到源极线3051。根据一个实施例，如电连接(electrical tie)(或连接带(strap))3011和3012所示，源极线3051和p井区301被电连接以便具有相等电压。阵列30的其它隔离p井302、303分别包含单元321-326或331-336的列，并且存储器单元321-326或331-336的源极区电连接到源极线3052或3053。连接3021、3022和3031、3032分别指示电连接，因此一方面源极线3052和p井302具有相等电压，而另一方面源极线3053和p井303具有相等电压。虽然源极线3051和p井301的连接在图3中被表示成每4个单元出现一次，即在存储器单元312-315的序列的任意一边的连接3011、3012上出现，然而连接之间的存储器单元的这种序列和数量只是示例性的，连接3011和3012、3021和3022、以及3031和3032之间分别可以出现任意多样的存储器单元序列。例如，可以根据需要在每16个单元、32个单元、64个单元之间出现连接，或者根据阵列、其组成和期望的布局来出现连接。
例如3011和3012的电连接带提供的连接有助于保证p井电压在读写操作期间保持稳定。通常，p井的深度不超过浅沟槽隔离结构的深度。因此，p井区的薄膜电阻会随着浅沟槽隔离结构深度的降低而增加。在p井中存在任何漏露电流的情况下，这可以导致p井电压的不稳定。不稳定的p井电压会相应导致不期望的阈值电压不稳定。因此，例如3011和3012的电连接带有助于确保提供给源极线(和p井)的电压在整个p井区上平均分布，从而提高p井中存储器单元的阈值电压稳定性。
参照图4，半导体器件横截面包括图3的阵列，并且包含深n井401内形成的p井301。存储器单元源极区和漏极区通过导电插塞402分别与源极线3051和位线3091相连。源极区包含扩散区3112、3122，扩散区3132、3142和扩散区3152、3162。漏极区包含扩散区3111，扩散区3121、3131，扩散区3141、3151和扩散区3161。源极到p井的电连接带包含p掺杂区3011和3012。根据一个实施例，选定源极区通过覆盖选定源极区3112、3122、3152和3162以及p井电连接带3011和3012的硅化(siliciding)部分电短接到p井电连接带，所述硅化部分如硅化区(silicided region)32所示。在可选实施例中，通过将选定源极区硅化到使其直接短接到p井区的程度，或者可选地，通过将选定源极区导电插塞的触点开口过蚀刻到使导电插塞电短接选定源极区和p井区的程度，p井区301可以电连接到选定源极区。
如图4所示，通过存储器单元311、312、313、314、315和316的沟道区分隔相应源极和漏极区。根据一个实施例，存储器单元包括沟道区上的隧道氧化物，隧道氧化物上的浮动栅极电极，浮动栅极电极上的控制栅极电介质，和控制栅极电介质上的控制栅极电极。导电插塞402和互连(未示出)通过在漏极区的情况下来自位线3091的电信号，或在源极区的情况下来自源极线3051的电信号连接相应源极和漏极区。虽然图4中将位线3091和源极线3051图示成电线，然而应当理解，可以在相同或不同的器件水平上进行适当的半导体互连以形成相应的位线3091和源极线3051，并且利用电线进行的图解仅仅用于说明和理解连接和布局的导电效果。
参照图5，其中在基本沿着剖线305横过相邻p井301和302所得到的横截面中示出了图4的半导体器件，该半导体器件具有图3的阵列30的电气结构。根据一个实施例，在半导体器件基底内形成深n井区401，并且在深n井区内配置被用来形成存储器单元阵列的p井列。如图5的横截面所示，浅沟槽隔离结构501和深n井区401电隔离p井区301和302。存储器单元311和321分别覆盖p井区301和302。存储器单元311和321包括隧道氧化物502、浮动栅极电极503和504、控制栅极电介质层505和从图3的部分字线3071形成的控制栅极。另外，字线3071互连存储器单元311和321。
如图5的横截面所示，p井301与p井302隔离开。可以理解，由于存在隔离，与p井301相连的存储器单元的偏置电压相同于和p井302相连的存储器单元的偏置电压，并且可以独立于和p井302相连的存储器单元的偏置电压。换言之，各个单独的p井列与阵列30中的其它p井列电隔离。如下所述，这种隔离p井允许以这样的方式进行阵列编程，即在低和高阈值电压水平上均达到较窄的阈值电压分布。如下所述，隔离p井还具有某些其它优点，其中包含减少相邻单元中间的交叉泄漏的机会。
参照图6-9更加全面地描述形成图5的器件的步骤。图6示出了半导体器件基底601。半导体器件基底601可以是单晶半导体晶片，绝缘体上半导体(SOI)基底，或任何其他适用于形成半导体器件的基底。在一个特定实施例中，半导体器件基底是硅质基底。在半导体器件基底601内形成隔离结构501。在一个特定实施例中，隔离结构501是浅沟槽隔离结构。可选地，隔离结构501可以包含硅局部氧化(LOCOS)结构或普通技术人员已知的其它隔离结构。浅沟槽隔离结构501被用来隔离基底601内随后形成的p井区。在一个实施例中，浅沟槽隔离结构具有的深度的范围为接近0.35到0.65微米，或者可选地，可以具有适于应用的其它深度和参数。
参照图7，在形成浅沟槽隔离结构501之后，进行p井掺杂以便在基底601内形成掺杂区701和702。根据一个实施例，使用硼或其它p型掺杂剂掺杂基底601以形成p掺杂区701和702。在形成p掺杂区701和702之后，使用磷或其它n型掺杂剂再次掺杂基底601以形成深n掺杂区703。本领域的普通技术人员知道，被用来形成深掺杂区703的掺杂能量高于被用来形成掺杂区701和702的掺杂能量。
如图8所示，在形成p型掺杂区701和702和深n型掺杂区703之后，在基底表面上形成隧道氧化物502。(注意，当在本文中使用时，″基底表面″包含半导体器件基底，以及直到这里讨论的处理点为止在半导体器件基底上制造的所有层。因此，基底表面表示基底的当前最上层表面，包含在其上形成的所有结构。)根据一个实施例，隧道氧化物是热生长的二氧化硅层。可选地，隧道氧化物可以包含高介电常数材料或热生长二氧化硅与高介电常数材料的组合(为了本说明书的目的，高介电常数(高k)材料是介电常数大于二氧化硅的材料)。
根据一个实施例，使用传统退火工艺对半导体基底进行退火处理以便在基底601(即p型区701和702和深n型区703)中扩散和激活掺杂剂，从而形成p井区301和302和深n井区401，如图8所示。接着形成覆盖基底表面的第一导电层801。根据一个实施例，第一导电层801是多晶硅层。此后如图8所示，沉积和光刻出覆盖第一导电层801的抗蚀层。接着如图9所示，蚀刻第一导电层801和底层隧道氧化物层502以形成浮动栅极503和504。
现在参照图9，在形成浮动栅极电极503和504之后，形成覆盖浮动栅极电极503和504的控制栅极电介质层505。根据一个实施例，控制栅极电介质层505是具有接近10-15纳米的等价氧化物厚度(EOT)的氧化物-氮化物-氧化物(ONO)层。此后，根据需要沉积、光刻和蚀刻第二导电层以形成字线3071，也形成存储器单元311和321的控制栅极。根据一个实施例，第二导电层是多晶硅层。字线3071通常连接存储器单元311和321(如图3所示)。在形成字线3071和其它字线(未示出)之后，在基底表面上沉积层间电介质(ILD)层901，例如以四乙氧基甲硅烷(TEOS)作为源气体形成的化学汽相沉积(CVD)氧化硅，或其它类似的材料。虽然图9中未示出，然而形成半导体器件的后续步骤包含形成到阵列的其它单元的触点和互连。
在可选实施例中，随着技术不断降低存储器单元的特征尺寸，参照图5-9公开的深n井布局的面积可能过大，使得高电压写入和擦除操作的充/放电时间变长。为了克服这个缺陷，本发明人认识到，深沟槽结构可以取代浅沟槽隔离，使得相对p井和n井，各个列被完全隔离。更加有利的是，这可以减少各个单独位线的n井到p型基底的接点电容，从而减少写入/擦除操作的充/放电时间。另外，通过增加沟槽隔离结构的深度可以增加p井深度。增加p井深度具有若干优点。首先，减少了p井薄膜电阻，这有助于降低p井电压的不稳定性(如上所述)。第二，由于更深的沟槽隔离结构可以减少相邻位线之间的泄漏路径，通过降低控制p井中硼掺杂分布的要求可以提高半导体器件的可制造性。第三，较深的p井/沟槽隔离结构还减少了n+(源极和漏极)/p井/n井寄生晶体管的双极行为。这种深沟槽的例子如图9的虚线902所示。如图9所示，深沟槽隔离结构的深度超出深n井区401的深度。深沟槽隔离结构最好具有范围为接近0.6-1.1微米的深度。深沟槽隔离结构具有范围为接近0.8-1.0微米的深度会更好。
现在参照图10A-E，其中公开了对具有隔离p井布局的存储器单元阵列进行编程的实施例。图10A-E均在左边包含示出阵列30中存储器单元(包含图3的3个存储器单元311、321和331)的阈值电压(VT)与位数的X-Y曲线图，在右边包含图3的存储器阵列30的简化示意图，其中示出被用来对存储器单元进行编程的典型偏置电压。图10A-E集中图解了本发明的实施例(即使用隔离p井形成存储器阵列中的列)如何可用于将阵列中的存储器单元编程到低阈值电压状态，其中与现有技术的存储器阵列相比，该低阈值电压状态具有更紧密的VT分布。针对3个存储器单元311、321、331进行编程，阵列30中的剩余存储器单元和特定偏置电压是非限制性的，只是用于图解。本领域的普通技术人员理解，可以对阵列中任意数量的存储器单元进行编程，并且其它偏置电压也可用于对存储器单元进行编程。
根据一个实施例，通过将存储器单元的阈值电压从高阈值电压状态变化成低阈值电压状态，对存储器单元进行编程。高和低阈值电压状态均具有构成其相应阈值电压目标的范围。例如，在这里描述的实施例中，高阈值电压目标的范围为大约4.0伏到大约5.0伏；低阈值电压目标的范围为大约1.0伏到大约1.5伏，而读取电压水平接近3.3伏。显然，使用这里描述的实施例的低阈值电压目标比先前通过现有技术存储器阵列得到的低阈值电压目标更加紧密。隔离p井允许将各个p井中的存储器单元单独偏置。通过提供在获得特定p井中的存储器单元的期望阈值电压之后将该存储器单元取消选定的能力，分别偏置存储器单元的能力提高了将存储器单元精确编程到期望阈值电压范围内的能力。
参照图10A，X-Y曲线解了图3中的存储器单元在被擦除到高阈值电压状态时的阈值电压分布。另外，在X-Y曲线图旁边提供了图3的存储器阵列30的简化示意图。简化示意图表明相应电压被提供到位线3091、3092、3093，源极线3051、3052、3053，和字线3071-3076。由于存在连接3011、3012，连接3021、3022，和连接3031、3032，隔离p井301、302和303(图3示出)被偏置到与相应源极线3051、3052和3053相同的电压上。根据一个实施例，如图10A所示，在对阵列中的存储器单元进行编程之前，通过向阵列的各个位线3091、3092、3093和源极线3051、3052、3053施加例如-8伏的电压，并且向阵列的各个字线3071、3072、3073、3074、3075、3076施加10伏的电压，使用Fowler-Nordheim隧道效应擦除它们。这种偏置操作的结果是将阵列中的存储器单元擦除到高阈值电压状态，即接近4.0-5.0伏之间的电压。阈值电压分布如曲线1001所示。如图10A所示，存储器单元311、321和331的擦除阈值电压落在曲线1001的分布内。
参照图10B-E，根据一个特定实施例，在将存储器单元擦除到高阈值电压状态之后，以步进方式将存储器单元311和321编程到低阈值电压状态。本领域的普通技术人员理解，根据期望的具体阈值电压状态，此后描述的存储器单元311和321的具体编程序列可以因阵列的存储器单元而发生改变。在图10A-E的例子中，阵列中的存储器单元的目标阈值电压状态分别为ON或已编程(即低电压阈值状态)，和OFF或已擦除(即高电压阈值状态)。
现在参照图10B的简化示意图，在如图10A所示擦除阵列中的存储器单元之后，字线3071偏置到接近-10V，位线3091和3092，以及源极线3051和3052从接近+4伏增量偏置到接近+8伏，例如以0.2伏的增量从+4伏偏置到+5伏，以便从存储器单元311和321的浮动栅极清除电荷，从而降低了存储器单元311和321的阈值电压。字线3072-3076、位线3093和源极线3053全部偏置到接近0伏，使得阵列中的所有其它存储器单元(包含存储器单元331)保持擦除在高阈值电压状态上。如图10B的X-Y曲线图所示，存储器单元311和321的阈值电压从分布1001内偏移到目标编程VT范围，并且存储器单元331的阈值电压在分布1001内保持不变。
参照图10C，当在字线3071上保持-10伏的偏置电压时，位线3091、3092和源极线3051、3052的偏置电压再次以0.2伏的增量从接近+5伏增加到+6伏。如其在图10B和10C之间的X-Y曲线图上的位置的相对变化所示，这继续降低存储器单元311和321的阈值电压。字线3072-3076、位线3093和源极线3053全部继续偏置到接近0伏，因此阵列中的其它存储器单元(包含存储器单元331)的浮动栅极保持在高阈值电压状态上(即已擦除)。例如图10C的X-Y曲线图所示，作为偏置操作的结果，存储器单元311的阈值电压降低到目标编程VT范围内，并且存储器单元321的阈值电压降低到接近但不在目标编程VT范围内的数值。
参照图10D，在存储器单元311的阈值电压降低到目标编程VT范围内之后，位线3091和源极线3051(以及图3中因源极线与p井电连接带3011和3012相连而与源极线3051相连的相应隔离p井301)的偏置电压降低到0伏。这将单元311的VT状态保持在期望的低VT范围内，并且没有进一步变化。由于与存储器单元311相连的p井301与阵列中的其它p井(例如图3示出的302和303)隔离，针对位线3091、源极线3051和p井301的偏置电压(即施加0伏)的变化有效终止了存储器单元311的阈值电压偏移，并且将存储器单元311的阈值电压保持在目标编程VT范围内。这种方式的实现没有影响对与阵列中其它p井相连的其它存储器单元，例如在这个例子中与相邻p井(图3示出的p井302)相邻的存储器单元321进行编程的能力。
现在参照图10E，当在字线3071上保持-10伏的偏置电压直到存储器单元321的阈值电压降低到图10E所示的目标编程VT范围内时，被提供到位线3092和源极线3052的偏置电压继续以0.2伏的增量从接近+6伏增加到+7伏。可以理解，由于根据这里描述的实施例的相应单元311、321、331的隔离井，可以将各个相应隔离井中的单元编程到适当阈值电压状态，并且没有影响其它相邻隔离井中的单元的阈值电压状态。图10E的X-Y曲线图示出了存储器单元311、321的位于目标编程VT范围内的阈值电压，存储器单元331的位于高阈值电压分布范围内的阈值电压，以及阵列中其它存储器单元的阈值电压。这是单元311、321和331(和存储器阵列中的剩余单元)期望具有的编程状态。虽然前面具体描述了对图3的阵列的存储器单元进行编程的例子，然而本领域的技术人员会明白和理解，对于符合用于阵列或其它器件的各种单元或位置的隔离井区构思的阵列，其它阵列和器件，可以使用其它编程步骤、偏置电压范围、工艺等等。
与现有技术相比，本发明具有若干优点。针对低电压/低功率和高性能应用，本发明可以被用于阵列体系结构，以便通过独立偏置用于沟道Fowler-Nordheim隧道效应的各个列沟道电压，操作存储器阵列以达到紧密VT分布。通过使用Fowler-Nordheim隧道效应，以便通过位元的沟道区进行编程和/或擦除，可以避免现有技术使用的高驱动电流(即热电子注入)和段到段(band-to-band)隧道效应电流(即源极/漏极边缘编程/擦除)。不需要高Vds条件和深接点便可以降低沟道长度。另外，通过擦除到高阈值电压状态和实际编程到低阈值电压状态，可以避免过擦除到低Vt状态造成的耗尽位(即VT小于或接近等于零伏)。此外，本发明的实施例具有降低在读取操作期间使用Vdd升压或充电泵提升字线电压的需求的优点。另外，本发明的实施例可以使用现有材料方便地引入到当前处理流程中，并且不需要开发新的或精细的工艺。
参照图11，公开了可选实施例的横截面图，其中隔离p井中各个存储器单元的源极区通过各个源极区和隔离p井区之间的电连接带连接到隔离p井区。有利的是，这个实施例不需要形成电连接到各个存储器单元的源极区的源极互连和触点，从而可以显著降低存储器单元尺寸。通过电互连117、电触点118和p掺杂区119向隔离p井区1101施加电压，从而实现存储器单元源极区的偏置。当隔离p井偏置到期望电压时，通过电连接(包含p掺杂区1120、1121、1122和硅化区1123、1124和1125)将各个存储器单元的源极区相应偏置在类似电压上。在一个实施例中，分别通过p掺杂区1120、1121、1122将n型源极区1126和1127、1128和1129、1130和1131电连接到隔离p井区1101。根据一个特定实施例，如图11所示，通过覆盖n型源极区1126和1127、1128和1129、1130和1131，以及p掺杂区1120、1121和1122的基底硅化部分将n型源极区1126和1127、1128和1129、1130和1131电短接到p掺杂区1120、1121和1122。
根据一个实施例，位线1132被电连接到存储器单元111、112、113、114、115和116的漏极区1133、1134、1135、1136，并且在隔离p井区1101下面形成深n井区1102。本领域的普通技术人员理解，其它方法(而不是硅化)可用于将隔离p井区1101电连接到源极区1126、1127、1128、1129、1130和1131。通过这种方式，先前讨论的隔离p井构思可被用于存储器阵列编程。通过与先前针对图10A-10E描述的方式基本类似的方式，器件被编程和擦除。
虽然前面针对特定导电类型或电压极性描述了本发明，然而本领域技术人员理解，上述导电类型和电压极性可以被反置。在前面的说明书中参照特定实施例描述了本发明。然而本领域的普通技术人员理解，在不偏离如下面权利要求书提出的本发明的范围的前提下可以进行各种修改和改变。相应地，说明书和图例只被看作图解的而不是限定性的，并且所有这种修改均被包含在本发明的范围内。
前面已经针对具体实施例描述了本发明的益处、其它优点和问题解决方案。然而，上述益处、优点、问题解决方案和目的是使任何益处、优点或解决方案付诸实现和易于理解的任何要素，均不得被解释成任何或所有权利要求的关键、必需或必要特征或要素。这里，术语″包括″″含有″或其任何其他表达方式均被用来覆盖非排它性的内含，使得包括一系列要素的过程、方法、项目或装置不仅仅包含那些要素，而是可以包含其它没有明确列出或所述过程、方法、项目或装置所固有的要素。
权利要求
1.一种半导体器件，具有包含存储器单元行和列的电可擦除可编程只读存储器(EEPROM)阵列，该半导体器件包括半导体基底内的第一p井区和第二p井区，其中第一p井区和第二p井区被分离开和电隔离；位于第一p井区内的第一存储器单元列；位于第二p井区内的第二存储器单元列；第一存储器单元列中的第一存储器单元的第一控制栅极，和第二存储器单元列中的第二存储器单元的第二控制栅极，其中第一控制栅极和第二控制栅极处于相同行中，并且通过公共字线电连接；第一位线，电连接到第一存储器单元列中的各个存储器单元的漏极区，第二位线，电连接到第二存储器单元列中的各个存储器单元的漏极区；第一源极线，电连接到第一存储器单元列中的各个存储器单元的源极区，其中第一源极线和第一存储器单元列中的至少一个存储器单元的源极区电连接到第一p井区；和第二源极线，电连接到第二存储器单元列中的各个存储器单元的源极区，其中第二源极线和第二存储器单元列中的至少一个存储器单元的源极区电连接到第二p井区。
2.如权利要求1所述的半导体器件，其中源极区的进一步特征在于硅化n型掺杂源极区，其中通过硅化p型掺杂区将第一源极线电连接到第一存储器单元列中的至少一个存储器单元的第一p井区，所述硅化p型掺杂区的位置邻近与第一存储器单元列中的至少一个存储器单元相连的源极区。
3.如权利要求1所述的半导体器件，其中通过沟槽隔离部件将第一p井区和第二p井区分离开和电隔离。
4.如权利要求3所述的半导体器件，还包括位于浅沟槽隔离部件下面的n井区，将第一p井区和第二p井区电隔离。
5.一种半导体器件，具有包含存储器单元行和列的电可擦除可编程只读存储器(EEPROM)阵列，该半导体器件包括半导体基底内形成的p井区；存储器单元列，其中各个存储器单元具有位于p井区内的源极区和漏极区，并且各个源极区电连接到p井区；字线，其中各个字线电连接到存储器单元列中的存储器单元的控制栅极；和位线，电连接到存储器单元列中的各个存储器单元的漏极区。
6.如权利要求5所述的半导体器件，其中各个存储器单元的源极区被硅化，并且通过硅化p型掺杂区电连接到p井区。
7.形成电可擦除可编程只读存储器(EEPROM)阵列的方法，包括在半导体基底内形成第一p井区和第二p井区，其中第一p井区和第二p井区被浅沟槽隔离部件分离开；形成位于第一p井区内的第一存储器单元列；形成位于第二p井区内的第二存储器单元列，其中第一存储器单元列中的第一存储器单元的第一控制栅极，和第二存储器单元列中的第二存储器单元的第二控制栅极通过公共字线电连接；形成第一位线，其中第一位线电连接到第一存储器单元列中的各个存储器单元的漏极区，形成第二位线，其中第二位线电连接到第二存储器单元列中的各个存储器单元的漏极区；形成第一源极线，其中第一源极线电连接到第一存储器单元列中的各个存储器单元的源极区，并且第一源极线和第一存储器单元列中的至少一个存储器单元的源极区电连接到第一p井区；并且形成第二源极线，其中第二源极线电连接到第二存储器单元列中的各个存储器单元的源极区，并且第二源极线和第二存储器单元列中的至少一个存储器单元的源极区电连接到第二p井区。
8.如权利要求7所述的方法，其中源极区是n型掺杂源极区，并且第一源极线通过第一存储器单元列中的至少一个存储器单元的源极区内形成的p型掺杂区和硅化物电连接到第一p井区。
9.如权利要求7所述的方法，还包括在第一p井区，第二p井区和浅沟槽隔离区下面形成n型隔离区。
10.对包含存储器单元行和列的电可擦除可编程只读存储器(EEPROM)阵列进行编程的方法，其中各个存储器单元行包含字线；各个存储器单元列包含源极线和位线，并且各个存储器单元列被配置在单独p井内；其中相邻的单独p井彼此电隔离，各个存储器单元列的源极线通过p型区电连接到其相应p井，所述p型区的位置与各个列中至少一个存储器单元的源极区相邻；包括通过以下操作选择第一列中的至少第一位和第二列中的至少第二位向第一列中的至少第一位和第二列中的至少第二位施加选定字线电压；向第一列中的至少第一位施加第一选定位线电压和第一选定源极线电压；向第二列中的至少第二位施加第二选定位线电压和第二选定源极线电压；冲起第一选定位线电压和第一选定源极线电压中的至少一个，以便将至少第一位的第一阈值电压从第一阈值电压电位偏移到目标阈值电压电位；冲起第二选定位线电压和第二选定源极线电压中的至少一个，以便将至少第二位的第二阈值电压从第二阈值电压电位偏移到目标阈值电压电位；在继续冲起第二选定位线电压和第二选定源极线电压中的至少一个以便继续从第二阈值电压电位偏移到目标阈值电压电位的同时，在从第一阈值电压偏移到目标阈值电压电位之后取消选定至少第一位；和在从第二阈值电压偏移到目标阈值电压电位之后取消选定至少第二位。
全文摘要
非易失存储器包含按行和列(311－316；331－336)排列的单元构成的阵列(30)，其中各个列(311－316；331－336)的单元被定位在相应隔离p井区(301、302、303)内。阵列的行(311、321、331；316、316、336)中的顺序存储器单元的控制栅极被公共字线(3071、3072、3076)电连接。位线(3091、3092、3093)按照相应列(311－316；331－336)电连接各个存储器单元的漏极或源极区。源极线(3051、3052、3053)和阵列的各个列(311－316；331－336)中的至少一个存储器单元电连接到对应于该列源极线和单元的p井区(301、302、303)。因此阵列(30)的各个列位于隔离井内。
文档编号H01L29/788GK1582498SQ01815709
公开日2005年2月16日 申请日期2001年8月1日 优先权日2000年8月15日
发明者胡崇友, 常国同, 刘伟华, 大卫·伯尼特 申请人:自由度半导体公司