专利名称：：一种降低快闪存储器随机位故障的方法
技术领域：
：本发明提供一种具有高栅极耦合率(gatecouplingratio，GCR)以及高可靠性(reliability)的快闪存储器的制作方法，尤指一种利用一干法蚀刻方法以同时简化快闪存储器工艺、避免制作快闪存储器时酸液侵蚀所产生的随机位故障(randombitfailure)，并且提高快闪存储器可靠性的方法。
背景技术：
：近年来，随着便携式(portable)电子产品的需求增加，快闪(flash)存储器的技术以及市场应用也日益成熟扩大。这些便携式电子产品包括有数码相机的底片、手机、游戏机(videogameapparatus)、个人数字助理(personaldigitalassistant，PDA)的存储器、电话答录装置以及可编程IC等等。快闪存储器为一种非易失性存储器(non-volatilememory)，其运行原理是藉由改变晶体管或记忆单元的启始电压(thresholdvoltage)来控制栅极沟道的开关以达到记忆资料的目的，使储存在存储器中的资料不会因电源中断而消失。一般，快闪存储器的栅极结构被设计成两种类型，一种为堆叠式栅极(stacked-gate)，另一种为分离式栅极(split-gate)。堆叠式栅极快闪存储器主要包含有一用来储存电荷的浮置栅极(floatinggate)以及一用来控制资料存取的控制栅极(controlgaet)堆叠于浮置栅极上，并藉由一ONO(氧化物-氮化物-氧化物)结构的介电层与浮置栅极隔离。所以存储器可以利用类似电容的原理，将感应电荷储存于堆叠式栅极中，使存储器存入讯号“1”。如果需更换存储器中的资料，只需再供给些许额外的能量，抹除储存于浮置栅极中的电子，就可再重新进行资料写入。请参考图1至图4，图1至图4为现有制作一双位(dualbit)堆叠式栅极快闪存储器的方法示意图。首先，如图1所示，半导体晶片10包含有一硅衬底12，由一场氧化(fieldoxide)层14所隔离的一有源区域(activearea)11设于硅衬底12上，以及两栅极结构21设于有源区域11内。栅极结构21具有一栅极氧化层16设于硅衬底12表面上，一多晶硅层或PL1层18设于栅极氧化层16上，以及一氮化硅层20设于PL1层18上。如图2所示，进行一离子注入工艺，于栅极结构21以外的硅衬底12表面掺杂离子。然后进行一氧化工艺，使掺杂离子被活化扩散，形成一离子扩散层22，用来作为快闪存储器的掩埋漏极与源极(burieddrainandsource，BD/BS)。同时，于离子扩散层22上形成一热氧化层或称为BD/BS氧化层24。如图3所示，随后将氮化硅层20完全去除，并于半导体晶片10表面的PL1层18上形成一多晶硅层26。其中PL1层18与覆盖于其上的多晶硅层26形成一浮置栅极28。随后，如图4所示，于每一浮置栅极表面上形成一由ONO(氧化物-氮化物-氧化物)结构所组成的介电层30，其包含有一第一氧化层(未显示)，一氮化层(未显示)设于第一氧化层上，以及一第二氧化层(未显示)设于氮化层上。最后再于半导体晶片10表面上形成一多晶硅层32，使其覆盖住介电层30与场氧化层14的表面。多晶硅层32用来作为该非易失性存储器的控制栅极。由于现有工艺方法是利用高温热氧化工艺，以于硅衬底12表面上形成热氧化层24，造成热氧化层24的厚度变得非常地不均匀，并会破坏硅衬底12表面的晶格结构，明显影响快闪存储器的可靠性。而且，用来形成热氧化层24的热氧化工艺亦会过度趋入掺杂于漏极与源极中的离子，进而相对地缩短了浮动栅极28沟道长度，甚至造成漏极与源极间发生不正常的穿通(punchthrough)，或导致短沟道效应更加地恶化。此外，现有方法所形成的存储器结构存在着栅极耦合率(gatecouplingratio，GCR)不足的问题。
发明内容因此，本发明的主要目的在于提供一种高GCR堆叠栅极非易失性存储器的制作方法，利用干法蚀刻方法蚀刻BD/BS氧化层，取代现有方法利用酸液湿法蚀刻方法，而能够有效提高存储器的可靠性。本发明的另一目的在于提供一种快闪存储器的制作方法，不但可避免高温热工艺所导致BD/BS氧化层厚度不均匀的问题，而且能精确地控制每一个形成于半导体晶片上的堆叠式栅极的沟道长度以及BD/BS氧化层的厚度，进而有效地缩小各个元件尺寸，并增加该元件的可靠性。本发明的另一目的在制作快闪存储器的过程中，避免使用酸液蚀刻BD/BS氧化层而能有效防止酸液渗透现象，避免由于酸液侵蚀所产生的随机位故障(randombitfailure)。依据本发明方法的优选实施例，本发明方法包含有以下几个主要步骤(1)提供一衬底，该衬底表面包含有一沟道区域以及一位线区域；(2)于该衬底的沟道区域上形成一堆叠层，其中该堆叠层包含有一多晶硅层以及一牺牲层形成于该多晶硅层的上方；(3)沉积一介电层，覆盖该沟道区域以及该位线区域，其中该位线区域上的该介电层厚度大于该多晶硅层厚度，但是小于该堆叠层厚度；(4)各向同性干法蚀刻一预定厚度的该介电层，以暴露出部分该牺牲层，并将该介电层分为两不相接触的第一部分介电层以及第二部分介电层，其中该第一部分介电层位于该牺牲层的上方；以及(5)去除该牺牲层以及该第一部分介电层。本发明方法可明显增加后续形成的控制栅极与浮置栅极之间的电容面积，使得GCR提高约60至70％，进而提高存储器的电性能(electricperformance)，并降低快闪存储器的能源耗损(energydissipation)。图1至图4为现有制作一堆叠式栅极快闪存储器的方法示意图；以及图5至图11为本发明方法优选实施例中制作一高栅极耦合率快闪存储器单元的剖面示意图。附图中的附图标记说明如下10半导体晶片11有源区域12硅衬底14场氧化层16栅极氧化层18PL1层20氮化硅层21栅极结构22离子扩散层24BD/BS氧化层26多晶硅层28浮置栅极30介电层32多晶硅层100半导体晶片110有源区域113沟道区域115位线区域120硅衬底160隧穿氧化层180PL1层200牺牲层210栅极结构212砷离子注入工艺220掩埋漏极与源极240HDP氧化层240a第一部分240b第二部分252突起构造260多晶硅层280浮置栅极290ONO介电层300控制栅极具体实施方式请参考图5至图11，图5至图11为本发明方法优选实施例中制作一高栅极耦合率(GCR)快闪存储器单元的剖面示意图。为了方便说明本发明，图5至图11只显示与本发明方法相关的部分快闪存储器区域，并以一双位快闪存储器单元为例说明。首先，如图5所示，半导体晶片100包含有一硅衬底120，由一浅槽隔离(shallowtrenchisolation，STI)区域140所隔离的一有源区域(activearea)110设于硅衬底120上，以及两栅极结构210设于有源区域110内。栅极结构210具有一栅极氧化层或称为隧穿氧化层160设于硅衬底120表面上，一多晶硅层或称为PL1层180设于隧穿氧化层160上方，以及一牺牲层200设于PL1层180上方。如图5所示，栅极结构210将有源区域110进一步区分为一沟道区域113以及一位线区域115。在本发明的优选实施例中，硅衬底120为一P型掺杂具有<100>晶格排列方向的单晶硅衬底。然而本发明并不限于此，硅衬底120亦可以为一绝缘体上硅(silicon-on-insulatorSOI)衬底、外延(epitaxy)硅衬底或其它具有不同晶格排列方向的硅衬底。在此优选实施例中，隧穿氧化层160的厚度约为90至120埃(angstrom，)，优选为95埃。PL1层180的厚度约为1000埃。牺牲层200的厚度约为1200至1600埃，优选为1400埃。牺牲层200利用一化学气相沉积(chemicalvapordeposition，CVD)工艺，利用二氯硅烷(SiH2Cl2)以及氨气(NH3)为反应气体，在750℃下形成。PL1层180则是利用硅烷(SiH4)为反应气体，在620℃下沉积而成。PL1层180在蚀刻后的临界尺寸(after-etch-inspectcriticaldimension，AEICD)，即浮置栅极沟道长度，约为0.34微米。如图6所示，接着进行一砷离子注入工艺212，以于栅极结构210以外的硅衬底120表面，即位线区域115，掺杂砷离子，以形成一掺杂区220，用来作为快闪存储器的掩埋漏极与源极(burieddrainandsource，BD/BS)或者称为位线。在本发明的优选实施例中，砷离子注入工艺212是利用能量为50KeV，剂量约为1×15cm-2进行离子注入。随后，进行一快速热处理(rapidthermalprocessing，RTP)以活化注入于硅衬底120表面的砷离子。接着，如图7所示，进行一高密度等离子体化学气相沉积(high-densityplasmachemicalvapordeposition，HDPCVD)工艺，以沉积一厚度约为2000至3000埃的HDP氧化层240。其中HDP氧化层240覆盖填满沟道区域113以及位线区域115，而且位线区域115上的HDP氧化层240厚度需大于多晶硅层180的厚度，但是小于堆叠栅极210的厚度。如图8所示，接着进行一各向同性(isotropic)干法蚀刻工艺，在一存在CF4(carbontetrafluoride)气体、CHF3气体、C2F6气体、或C3F8气体的等离子体环境下蚀刻部分HDP氧化层240，以暴露出部分牺牲层200。此外，各向同性干法蚀刻工艺亦可以在CF4/O2气体、CHF3/O2气体、C2F6/O2气体、C3F8/O2气体、或其它可以干法蚀刻HDP氧化层的等离子体环境下。需注意的是，本发明方法较不倾向于使用CF4/H2气体、CHF3/H2气体、C2F6/H2气体、或C3F8/H2气体的等离子体环境，这是由于在氟化碳系统中加入氢气，氢气会被分解为氢原子与氢离子，其中氢原子容易与等离子体内的氟原子结合形成HF气体，而HF气体可能造成酸蚀刻缝隙，形成随机位故障(randombitfailure)。在本发明的优选实施例中，被蚀掉的HDP氧化层240的厚度约为450至750埃，优选为600埃左右。此时，经过蚀刻之后的HDP氧化层240被分为不相连接的两个部分，其中第一部分240a位于牺牲层200的上方，而第二部分240b则位于栅极210侧边。然后，如图9所示，利用一加热至约160℃的热磷酸溶液完全去除PL1层180上方的牺牲层200。在去除牺牲层200的同时，位于牺牲层200的上方的HDP氧化层第一部分240a也伴随着被去除掉。在去除牺牲层200之后，原先HDP氧化层的第二部分240b在接近PL1层180处即形成一突起构造252。这种特殊的突起构造252可以增加栅极耦合率(GCR)约60至75％左右。如图10所示，随后于PL1层180上形成一多晶硅层260，并使多晶硅层260得以电接触于PL1层180，以用来作为一浮置栅极280。最后，如图11所示，依序在浮置栅极280表面上形成一介电层290。介电层290是由一底氧化层(未显示)、一氮化层(未显示)以及一上氧化层(未显示)所构成的ONO结构。再于半导体晶片100表面上形成一多晶硅层300，用来作为一控制栅极。其中浮置栅极、ONO结构的介电层以及控制栅极，便形成一非易失性存储器的堆叠式栅极。由于ONO介电层290以及控制栅极的制作为本领域技术人员所熟知，因此不再赘述其详细步骤。本发明制作快闪存储器的方法，除了可以应用于非易失性存储器(non-volatilememory)的工艺中，亦可用来制作嵌入式快闪存储器(embeddedflash)以及动态随机存取存储器(dynamicrandomaccessmemory，DRAM)的电容元件的储存下电极(storagenode)。与现有制作快闪存储器的方法相比，本发明方法的显著进步的技术特征在于(1)利用沉积于PL1层180周围的HDP氧化层240来作为BD/BS氧化层，所以不需利用热氧化工艺。因此利用本发明的方法所制成的BD/BS的厚度，即可藉由HDPCVD的方法以获得一有效的控制，进而使得制作于半导体晶片100上的每一个堆叠式栅极快闪存储器单元的电性能约略相等；(2)本发明利用各向同性干法蚀刻方式蚀刻HDP氧化层240，再去除牺牲层200，如此可获得一无缝隙突起构造252，能够大幅增加GCR。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。权利要求1.一种快闪存储器的制作方法，该方法包含有下列步骤提供一衬底，该衬底表面包含有一沟道区域以及一位线区域；于该衬底的沟道区域上形成一堆叠层，其中该堆叠层包含有一多晶硅层以及一牺牲层形成于该多晶硅层的上方；沉积一介电层，覆盖该沟道区域及该位线区域，其中该位线区域上的该介电层厚度大于该多晶硅层厚度，但小于该堆叠层厚度；各向同性干法蚀刻一预定厚度的该介电层，以暴露出部分该牺牲层，并将该介电层分为两不相接触的第一部分介电层及第二部分介电层，其中该第一部分介电层位于该牺牲层的上方；以及去除该牺牲层以及该第一部分介电层。2.如权利要求1所述的方法，其中该介电层为一高密度等离子体氧化层。3.如权利要求1所述的方法，其中该衬底表面还包含有二掺杂区分别设于该多晶硅层两侧衬底中，用来作为该快闪存储器的掩埋源极或掩埋漏极。4.如权利要求1所述的方法，其中该牺牲层由氮化硅构成。5.如权利要求1所述的方法，其中该第二部分介电层在靠近该多晶硅层处具有一突起构造，用来增加该快闪存储器的栅极耦合率。6.如权利要求1所述的方法，其中去除该牺牲层的方法利用湿法蚀刻方法。7.如权利要求1所述的方法，其中该预定厚度介于450至750埃之间。8.如权利要求7所述的方法，其中该预定厚度约为600埃。9.一种降低快闪存储器随机位故障的方法，该方法包含有下列步骤提供一衬底，其上包含有一沟道区域以及一位线区域；于该衬底的沟道区域上形成一堆叠层，其中该堆叠层包含有一第一多晶硅层以及一牺牲层形成于该第一多晶硅层的上方；沉积一介电层，覆盖该沟道区域及该位线区域；各向同性干法蚀刻一预定厚度的该介电层，以暴露出部分该牺牲层，并将该介电层分为两不相接触的第一部分介电层及第二部分介电层，其中该第一部分介电层位于该牺牲层的上方；去除该牺牲层，以暴露出该第一多晶硅层；于该第一多晶硅层上形成一第二多晶硅层，使该第一多晶硅层及第二多晶硅层共同构成一浮置栅极；以及依序于该浮置栅极上形成一氧化物-氮化物-氧化物层及一第三多晶硅层。10.如权利要求9所述的方法，其中该位线区域上的该介电层厚度大于该多晶硅层厚度，但小于该堆叠层厚度。11.如权利要求9所述的方法，其中该介电层为一高密度等离子体氧化层。12.如权利要求9所述的方法，其中该衬底表面还包含有二掺杂区分别设于该第一多晶硅层两侧衬底中，用来作为该快闪存储器的掩埋源极或掩埋漏极。13.如权利要求9所述的方法，其中该牺牲层由氮化硅构成。14.如权利要求9所述的方法，其中该第二部分介电层在靠近该第一多晶硅层处具有一突起构造，用来增加该快闪存储器的栅极耦合率。15.如权利要求9所述的方法，其中去除该牺牲层的方法利用湿法蚀刻方法。16.如权利要求15所述的方法，其中该湿法蚀刻方法利用热磷酸。17.如权利要求9所述的方法，其中该预定厚度介于450至750埃之间。18.如权利要求17所述的方法，其中该预定厚度约为600埃。全文摘要本发明提供一种高栅极耦合比堆叠栅极非易失性存储器的制作方法。本发明包括有下列步骤提供一衬底，该衬底表面包含有一沟道区域以及一位线区域；于该衬底的沟道区域上形成一堆叠层，其中该堆叠层包含有一多晶硅层以及一牺牲层形成于该多晶硅层的上方；沉积一介电层，覆盖该沟道区域以及该位线区域，其中该位线区域上的该介电层厚度大于该多晶硅层厚度，但是小于该堆叠层厚度；各向同性干法蚀刻一预定厚度的该介电层，以暴露出部分该牺牲层，并将该介电层分为两个不相接触的第一部分介电层以及第二部分介电层，其中该第一部分介电层位于该牺牲层的上方；以及去除该牺牲层以及该第一部分介电层。文档编号H01L21/8239GK1453852SQ0211806公开日2003年11月5日申请日期2002年4月22日优先权日2002年4月22日发明者张国华,黄文信申请人:旺宏电子股份有限公司