专利名称：用于宽间隙基片接合的多层集成电路的制作方法
技术领域：
本发明涉及一种用于接合基片、从而在基片的各部分之间形成宽间隙空间的微加工方法。更具体地说，本发明涉及利用上述宽间隙空间的系统。
在利用接合的基片的若干应用中，各个接合的基片间需要紧密控制的间隙或空间，用于热、电气和机械方面的隔离。一个常规的解决方案是在至少一个基片上加上间隔材料以达到预定厚度来提供间隙空间，从而设置间隙。常规的集成电路(IC)制造技术是敷设间隔材料(如溅射金属膜)，这无法淀积到一些应用所需要的大厚度。因为溅射得较厚的金属膜受到应力和剥落的影响，使用常规工艺的间隙距离的大小被限制在小于几微米的厚度。
然而，一些应用要求基片之间有很大的间隙，例如提供高压隔离或绝缘。为了保证长期的可靠性，接合基片的间隙内空间最好被抽空空气，并在产品的使用期限内保持该空间中为真空。任何由溅射金属膜的应力或剥落引起的缺陷都可能导致漏泄而破坏真空，并最终导致产品可能失效。
或者，另一种常规的制作厚间隙的方法是通过电镀至少一个基片从而在整个基片上面有一层厚的间隔材料。然后，蚀刻该间隔材料，仅留下接合间隔区。可是蚀刻电镀层会损坏其它材料，如之前就敷设到基片上的薄膜层。因此，电镀已经不是一种有效的选择。
在将分离的基片接合在一起时，最好在接合起来的基片之间有能够承载信号和电力的互连。通过加入间隔材料(如溅射金属膜或电镀金属)就很难建立那种互连，因为建立互连时必须要补偿间隔材料的附加厚度。
因此，需要有一种接合采用相同或不同技术的各种基片的新方法，这种方法实现宽间隔空间，并且最好能提供密封性，而且还最好易于在接合的基片间形成互连。
图1是结合了本发明各方面的集成电路的示范实施例。
图2是图1中的示范实施例的剖面图。
图3是采用了利用本发明实施的多层集成电路的经过微加工的系统的第一示范实施例。
图4是具有两个利用本发明实施的多层集成电路的经过微加工的系统的第二示范实施例。
图5是具有两个利用本发明实施的多层集成电路的经过微加工的系统的第三示范实施例。
图6是采用通过本发明实施的多层集成电路以构成压力传感器的经过微加工的系统的第四示范实施例。
图7是采用通过本发明实施的多层集成电路以构成显示装置的经过微加工的系统的第五示范实施例。
图8是采用通过本发明实施的多层集成电路以构成海量存储装置的经过微加工的系统的第六示范实施例。
图9-17是用来制造结合本发明几个方面的多层集成电路的示范加工步骤。
图18是接合多层集成电路而形成宽间隙空间的示范加工步骤。
图19是制造本发明实施例的加工过程的示范流程图。
本发明的半导体器件可应用于范围很广的半导体器件技术，且可以用各种半导体材料来制造。因为目前大多数市面上的半导体器件都是在硅基片中制造的，且本发明最常见的应用都涉及到硅基片，所以下面的描述讨论几个在硅基片中实现的本发明的半导体器件的当前最佳实施例。但是，本发明还可以有利地应用于砷化镓、锗及其它半导体材料。因此，本发明并不局限于在硅半导体材料中制造的那些器件，而是包括在一种或多种可用半导体材料中制造的那些器件以及本领域的技术人员可用的技术，如采用玻璃基片上多晶硅的薄膜晶体管(TFT)技术。
应该指出，附图不是按照真实的比例。而且，电路元件的各个部分也不是按比例绘制的。为了提供一个清晰的图示和对本发明的更好理解，某些尺寸相对于其它尺寸有所夸大。
另外，尽管此处所示实施例是以二维视图表示的，其中各个区域具有深度和宽度，但是显然，这些区域显示的只是实际上为三维结构的器件的一部分。因此，这些区域在实际器件的制造中具有三个尺寸，包括长度、宽度、高度。
而且，虽然本发明是通过针对电路元件的最佳实施例来说明的，但这并不意味着这些图示是对本发明范围或适用性的限制。也不表示本发明的这些电路元件仅限于所示的物理结构。包括这些结构仅仅是为了说明本发明在当前的最优实施例中的实用性和应用。
多层蚀刻的基片的最简单的实施例是集成电路(IC)，它最好由硅制成，使用半导体薄膜和掺杂材料对蚀刻面进行加工而形成有源或无源电路元件，如晶体管、电阻、电容、电感、电子发射器、光子发射器、二极管等等。本实施例具有的非蚀刻面在距蚀刻面一定的高度上，该高度由材料蚀刻加工的深度来确定。从蚀刻面起、最好经过渐变斜面升高到(无特定取向)非蚀刻面，最好在蚀刻从基片去除的材料的过程中构成一个或多个角度。作为选择，可以在从基片去除材料之后另采用几个蚀刻步骤来构造渐变斜面。最好，IC有一组从蚀刻面延伸到非蚀刻面的连续导电迹线，用于提供与相配的接合基片或外部连接的电气互连。如果不需要基片间的互连，蚀刻面可以和非蚀刻面经过陡峭的斜面而分离，如采用各向同性蚀刻工艺、例如作为本领域的技术人员所熟知的多种工艺之一的干蚀刻所得的结果。
本发明具有远不止所述内容的许多其它的特征和优点。本领域的技术人员通过参考附图和本发明的下列实施例的描述，将理解本发明的其它特征和优点。所有这些特征和优点都应该包括在权利要求书所定义的本发明的范围内。
图1是结合本发明几个方面的集成电路(IC)30的示范实施例。IC30包括基片10(最好由具有<100>表面的硅基片构成)，其中蚀刻面包括构成电路元件的半导体薄膜层20。电路元件可以随意地设置在分开的功能区域中，例如逻辑电路22和电子发射器阵列24。或者，电路元件也可以散布在所有薄膜层之中。因此，薄膜层仅被表示成按照实际构造的表示区域，薄膜区域的布局与本发明无关，仅表示在附图中以反映基片之间的互连。在本实施例中，IC30具有一组层间导体32，它们沿渐变斜面(<111>晶棱28和<311>晶棱26)从包括电路元件的蚀刻面延伸到非蚀刻面。这些层间导体最好分布在IC30周边附近。作为选择，封口18(最好是气密的)设置在IC30非蚀刻面的周围边缘，而非蚀刻面最好也用来形成和相配基片的表面接合的一部分。
图2是图1中所示的IC30的示范实施例的剖面图。基片10的蚀刻面距基片的非蚀刻面为预定深度12。各向异性蚀刻最好仅形成预定深度12，虽然各向异性蚀刻之前的各向同性蚀刻也满足本发明的精神和范围。基片10的蚀刻面上已经敷设包含具有诸如逻辑电路22和发射器阵列24之类功能的电路元件的所制造的薄膜层20。在薄膜层的制造过程中，介质层14最好淀积在基片10的蚀刻面、倾斜面和非蚀刻面上，为层间导体16提供绝缘层。渐变斜面在与基片10的非蚀刻面衔接之前表示为沿着<111>晶棱28的第一斜面和沿着<311>晶棱26的较小斜面。基片10的非蚀刻面的外围边缘上还表示有可选的封口30。这可以通过淀积金-硅共晶体来制造，从而提供低温的气密封口。也可以采用其它封口，如硅化钯的粘合剂。最好还采用与封口相同的材料来制作层间导体16，以便将加工步骤、总成本减至最少，并有助于基片之间的互连。
图3是采用利用本发明实施的多层集成电路的经过微加工的系统的第一示范实施例42。在本实施例中，已蚀刻第一IC30以去除一部分基片材料，然后对半导体薄膜层20进行处理来构成电路元件。IC30的蚀刻面上的电路元件利用导电层16作为层间导体32(见图1)与非蚀刻面耦合。导电层16利用介质层14与基片隔离。如图所示，第一IC30被接合到常规基片、即第二IC36。第二IC36最好也用半导体薄膜层20进行处理来制造电路元件。这些电路元件还与导电层16连接，从而与第一IC30的导电层16对齐。如图所示，封口18最好但是任选地在第一IC30和第二IC36的周围边缘设置气密封口。
基片接合的这种结构在诸如计算机系统之类的应用中是很有用的。例如，第一IC30可以是包括特殊的高速存储器的定制存储器电路。第二IC36最好是不使用本发明的多层集成电路的常规微处理器。通过将两个集成电路基片接合在一起，就实现了高速接口(因为短互连的原因)且具有电磁屏蔽。再者，通过设置宽间隙和中介空间(最好为真空的)，使两个集成电路的电路元件热隔离(辐射热和周边传导的热除外)。第一IC30可以选择性地在薄膜层20中包括需要与第二IC36上的微处理器间的高速接口的输入/输出电路。再者，处理器电路可以是在第一IC30上处理的定制集成电路，而第二IC36可以是标准存储器IC或不含本发明的多层IC的I/O接口IC。
图4是含有利用本发明实施的两个多层集成电路的经过微加工的系统的第二示范实施例40。本实施例可使宽间隙扩大一倍，从而进一步提供更好的热隔离或更大的高压绝缘。在本实施例中，第一IC30接合到第三IC34。这两个IC都这样制造而结合了具有多层基片表面的本发明特点。每个IC都被制作成包括形成电路元件的薄膜层20，这些元件与敷设在介质层14上的导电层16耦合。在本实施例中，封口18设置在每个IC上并用于部分地构成基片接合以及与导电层16的互连，后者还提供两个IC之间的电连接。使用该实施例，可以使宽间隙距离变为原来的两倍，大约800微米。
图5是含有用本发明实施的两个多层集成电路的经过微加工的系统的第三示范实施例44。在本实施例中，第四IC38具有比第一IC表面积小的表面积，利用最好也是粘合剂的另一种封口52接合到第一IC30上。前几个实施例中的封口18也可以用于代替或配合所述另一种封口52使用。另一种封口52最好提供气密封口，最好在第一IC30和第四IC38接合在一起后敷设，也可以在接合处理过程中敷设。本实施例中，另一个特征是第一IC30上的导电层16可以延伸到超过第四IC38的周围边缘，以便如利用引线接合法或其它常规连接技术实现与外部电路的连接。
图6是采用通过本发明实现的多层集成电路的经过微加工的系统来构成压力传感器的第四示范实施例46。在本实施例中，单面蚀刻基片50的薄膜层20包括第一压力传感器53，最好是掺杂多晶硅层。非蚀刻基片54的薄膜层20同样包括第二压力传感器51，最好也是掺杂多晶硅层。掺杂多晶硅层具有与施加到该层的挠曲力成比例地改变的电阻。对于非蚀刻基片，第一压力55施加到基片的外表面，导致该基片弯曲以及相应地导致第二压力传感器51弯曲，从而改变它的电阻。单个蚀刻基片50受到施加到其外表面的第二压力57，导致该单蚀刻基片以及相应地第一压力传感器53弯曲，从而改变它的电阻。通过在两个基片间设置宽间隙，各个基片可以弯曲而不会接触到另一基片。通过测量多晶硅层的电阻并获取两个值的差或者比值，推导出第一压力55和第二压力57之间的压力差。最好将两个基片间的空间抽空并且用第三封口56进行密封，以便防止内部空气压缩压力影响读数。作为选择，前几个实施例的封口18可以配合第三封口56使用或者代替它。可采用本实施例的其它可能的MEM装置还包括加速计。
图7是采用通过本发明实施的多层集成电路的经过微加工的系统来形成显示装置70的第五示范实施例60。在本实施例中，将基片10蚀刻以去除材料，从而形成包括薄膜78的蚀刻面，薄膜78用于构成诸如产生电子束81的纺锤尖(spindt tip)电子发射器76之类的电路元件。利用电子透镜80使电子束81聚焦并指向像素74。电子束穿过玻璃基片58和基片10之间的抽空空间82。由于电子束带负电荷，所以它指向高压阳极72。如果电子撞击到抽空空间82内的气体或其它微粒，它可能会电离并向具有高能量的纺锤尖推进。当它击中纺锤尖时，纺锤尖可能会被损坏，导致它无法正常工作。因此，抽空空间82必须保持极低的真空压力，而且封口52必须提供气密封口。对于本实施例，导电层16的材料连同阳极72的材料可任意地选择，从而产生气密封口。封口52也可以被用作粘合接头。
图8是采用通过本发明实施的多层集成电路的经过微加工的系统来构成利用原子分辨率存储的海量存储装置的第六示范实施例90。在本实施例中，把三个基片接合在一起而构成该系统。发射器基片83是通过去除基片的各部分以形成蚀刻面来制造的，该蚀刻面利用薄膜95进行处理，从而构成平面发射器100和电子透镜93的阵列。平面发射器100产生电子束99，通过电子透镜93对电子束聚焦，从而在媒体88上产生电子斑。把媒体88淀积到利用导电层16和封口52接合到发射器基片83的转子基片84上。该媒体被淀积到转子基片84的通过弹簧92悬空并可以沿第一和第二方向移动的部分。部分地在转子基片84和定子基片86上形成的步进电机(最好是静电的)控制第一和第二方向。定子基片86利用片接合器96与转子基片84接合。转子基片84和定子基片86之间的电气互连是利用电气互连94完成的。转子基片84和发射器基片83间的电气连接是通过设置在实行隔离的介质层14上的导电迹线16来实现的。导电迹线16连接到发射器基片83上的各电路元件。
实现本发明的加工过程的特定实施例采用在常规的半导体晶片加工中常见的硅基片的有利的晶体结构。表面具有<100>晶轴(面)的硅基片最好被掩蔽并采用各向异性的硅蚀刻剂进行湿蚀刻，举例来讲，这些蚀刻剂有氢氧化四甲铵(TMAH)或者氢氧化钾等等，但最好是浓度按重量计大约为5％的TMAH。蚀刻剂作用于硅基片表面的<100>面上，并相对于<111>面以一定的角度对硅进行蚀刻。蚀刻处理一直持续以此角度对基片进行硅蚀刻，直到达到所需的深度为止，通常通过监控蚀刻时间来实现。所需深度最好可以控制在大约2微米到大约400微米之间。根据需要，也可以执行第二蚀刻步骤，进一步使斜面逐渐变化，以便以更平缓的角度与非蚀刻面衔接，从而在淀积用于互连的导电层时实现更佳的侧壁覆盖。最佳的第二蚀刻步骤是全部或部分地去除基片上某些掩蔽，从而将倾斜面边缘暴露给非蚀刻面。当对硅基片施加更强的蚀刻剂、最好是浓度按重量计为25％的TMAH时，该蚀刻剂会侵蚀现在暴露的非蚀刻面的<100>面到硅基片的<311>面。
图9-17是用于制造结合本发明若干方面的多层集成电路的示范加工步骤。例如，在图9中，耐基片蚀刻剂的硬掩模、最好是介质层或光致抗蚀剂在基片10上形成图案。硬掩模最好采用厚度约为1000埃的光增强化学汽相淀积(PECVD)介质来构成。硬掩模内的开口定义蚀刻基片10之处的开口。图10是各向异性蚀刻的结果的说明，最好是用浓度按重量计约为5％的TMAH。在硬掩模62下，蚀刻槽64形成从蚀刻面到非蚀刻面的渐变斜面。蚀刻过程中，在硬掩模62下基片10的一部分一般将向下凹陷。沿硅基片的晶体结构的<111>晶棱28蚀刻出渐变斜面。
在图11中，部分或全部去除硬掩模之后，进行更高浓度溶液的第二蚀刻，最好采用浓度按重计约为25％的TMAH，以便侵蚀通过去除硬掩模而暴露出来的硅，从而形成硅基片的晶体结构的<311>晶棱26。利用干蚀刻处理可以部分地去除硬掩模，从而形成各向同性边缘。图12-14说明使导电层16更容易淀积的<311>晶棱26的产生。在图12中，相对陡峭的<111>晶棱28在与硅基片的晶体结构相关的54.7度的角度下被蚀刻。如图所示，硬掩模62设置在基片的<100>面上。图13表示从非蚀刻面去除硬掩模之后、基片的<311>和<111>晶体结构的取向。图14表示第二蚀刻的结果，其中<311>晶棱的更平缓面形成与基片的非蚀刻面衔接的25.24度的斜面。通过提供比<111>晶棱28更平缓的斜坡，使介质层14和导电层16有可能具有更好的覆盖，基本消除薄迹线和断迹线的可能性。利用更长的第二蚀刻，<111>晶棱28可以任意地完全被<311>晶棱26代替。如果<111>晶棱完全被<311>晶棱代替，则在光掩模曝光过程中可以消除从<111>晶棱到下面蚀刻面的不需要的UV(紫外)光反射。通过消除不需要的UV光反射，防止了抗蚀图案异常，并允许使用成本较低、较为简单的光掩模曝光机。
作为选择，如果不需要或不想要渐变斜面，可以对<110>硅使用TMAH蚀刻以形成陡峭的侧面蚀刻。对于加工某些不需要层间互连的MEM装置的情况，该技术会有用。
图15-17表示基片10被处理而分别提供薄膜层20、介质层14、导电层16和封口18之后的结果。最好采用聚焦深度光刻机、如Ultra-Tek Stepper制造的DSA1600系统，以便允许在蚀刻基片的各种高度上聚焦各种薄膜处理掩模。DSA1600系统采用两步熔合加工，以便确保在整个晶片上正确聚焦。DSA1600系统利用该机器的熔合能力实现数百微米深度的分辨率。因此，薄膜层20、介质层14、导电层16和封口18可以在一个制造加工过程中制造，从而降低了成本和加工时间。
图18是接合多层集成电路以形成宽间隙的示范加工步骤。在该加工步骤中，利用两个基片上的封口18将已经用图9-17的加工步骤制成的两个基片30组装和接合，从而最好形成沿基片30外围周边的气密封口。
图19是对可以用于制造本发明的实施例的任何基片的常用加工的示范流程图。在步骤110中，硬掩模在基片上形成图案。硬掩模图案具有定义将要在步骤112中从基片蚀刻到预定深度的区域的开口。硬掩模覆盖基片的非蚀刻层，最好设置在基片的周边上，但是也可以设置在基片的内部。作为选择，可以在单个基片上形成几个不同的蚀刻面，从而便于集成电路的多道加工，如晶片加工。因此，当在晶片基片上制造若干芯片时，硬掩模图案可以只设在基片上各个芯片的周围。再者，在单个芯片上，可以有一个以上的蚀刻面而在各个蚀刻面上进行集成电路元件加工，从而实现绝缘和/或电磁干扰隔离。步骤112中的预定深度选择为宽间隙的分隔。所选择的深度受限于基片的厚度和集成电路加工设备在多个高度上制造薄膜层的能力。最好采用湿蚀刻，以便进行各向异性蚀刻，但是作为选择方案，也可以采用深度反应离子蚀刻(RIE)或Bosch处理，形成在宏观尺度上是各向异性的、对聚合物涂敷/保护的侧壁的各向同性蚀刻的连续性。最好在干蚀刻之后，进行湿蚀刻来形成渐变斜面。渐变斜面使得层间连接可以有良好的分步覆盖，但是如果不需要这些连接，可以单采用干蚀刻来只形成宽间隙和在蚀刻面上制造的电路元件。利用背面蚀刻和其他本领域的技术人员熟知的技术，可以使到电路元件的连接通过基片的背面。最好，对于具有<100>表面的硅基片，采用TMAH蚀刻剂来形成逐渐倾斜的倾斜侧壁。对于具有<110>表面的硅基片，TMAH蚀刻剂会形成具有陡峭轮廓的侧壁。
在将基片蚀刻到预定深度之后，在步骤114，在基片的蚀刻面上制造电路元件。最好电路元件由薄膜层和常规半导体加工材料的扩散而形成。但是，某些电路元件可能采用其他技术、如制造微型电机和/或传感器的MEM来制造。
作为选择，如果需要层间连接，则在步骤116，最好通过首先设置绝缘层、如介质材料、例如SiO2或SiN来制造这些层间连接。利用具有<311>斜坡的渐变斜面，在较平缓的凸角上淀积介质，不会形成不需要的接缝，这种接缝会在后续加工步骤、如BOE(复缓冲层氧化物蚀刻)蚀刻中受侵蚀。在绝缘层顶部，使导电层形成图案，以便提供电路元件与非蚀刻面之间的电连接。在非蚀刻面上的导电层的部分用于形成与配接基片的电气连接，或者作为选择，如果该部分延伸得超到配接基片的边缘，则形成至外部电路的连接。最好，层间连接在蚀刻面与非蚀刻面之间的逐渐倾斜的斜坡侧壁上形成图案。具有渐变斜面使得利用介质和导电材料的常规淀积设备时、斜坡覆盖更好。作为选择，用于形成导电层的相同材料也在芯片/基片的周围上形成图案，从而形成最好提供气密封口的密封表面。
在步骤119，为了形成经过微加工的系统，加工后的多层基片接合到另一个基片，作为选择，后一基片也可以是多层的。当进行基片的接合时，最好抽空宽间隙所构成的空间并形成气密封口，从而形成真空容积，其中电路元件可以在没有气体、空气或其他粒子污染的条件下工作。在基片接合之后，可以在接合的基片周边加上额外的封口，以便形成气密封口，或者在接合的基片之间设置附加的接头。
应该指出，对于本领域的技术人员，显然可以在本质上不背离本发明的前提下对所公开的实施例进行许多变更和修改。所有这些变更和修改都规定为包括在如权利要求书所提出的本发明范围内。
权利要求
1.一种集成电路(30)，它包括具有蚀刻面和非蚀刻面的基片(10)，所述蚀刻面包含电路元件(22，24)而所述非蚀刻面包含接合面(18)，所述非蚀刻面在距离所述蚀刻面预定高度(12)处。
2.如权利要求1所述的集成电路(30)，其特征在于所述蚀刻面和所述非蚀刻面通过渐变斜面分开。
3.如权利要求1所述的集成电路(30)，其特征在于它还包括一组位于所述蚀刻面和所述非蚀刻面之间的层间连接(32)。
4.如权利要求1所述的集成电路(30)，其特征在于所述非蚀刻面具有设置在所述集成电路周边的封口(18)。
5.如权利要求1所述的集成电路(30)，其特征在于所述蚀刻面和所述非蚀刻面之间的所述预定高度(12)在大约2微米到大约400微米之间。
6.一种集成电路(30)，它包括基片(10)，它具有包含电路元件(22，24)的第一表面和从所述第一表面经过一段渐变斜面(28)升高的第二表面；以及一组连续的导电迹线(32)，它们从所述第一表面延伸到所述第二表面。
7.如权利要求6所述的集成电路(30)，其特征在于第一和第二表面平行于所述基片的<100>晶轴，而所述渐变斜面(28)是沿所述基片(10)的<111>晶轴形成的。
8.如权利要求7所述的集成电路(30)，其特征在于所述渐变斜面在与所述第二表面衔接时，至少部分地沿着实质上所述基片(10)的<311>晶轴(26)而形成。
9.如权利要求6所述的集成电路(30)，其特征在于所述第一和第二表面之间的所述高度(12)在大约2微米到大约400微米之间。
10.如权利要求6所述的集成电路(30)，其特征在于所述电路元件包括电子发射器(24)。
11.如权利要求6所述的集成电路(30)，其特征在于它还包括设置在所述第二表面上并且密封所述集成电路(30)周边的气密密封环(18)。
12.如权利要求6所述的集成电路(30)，其特征在于它还包括设置在所述基片(10)与所述一组连续的导电迹线(16)之间的介质层(14)。
13.一种经过微加工的系统(40，42，44，46，60，90)，它包括第一基片(10，30，30，83)，它具有包含电路元件的第一表面和从所述第一表面经过一段渐变斜面升高的第二表面，所述基片包括从所述第一表面延伸到所述第二表面的一组连续的导电迹线(16)。第二基片(34，36，38，54，58，86)，它具有一组导电迹线(16)，所述第二基片与所述第一基片接合，使得所述第一基片的所述一组导电迹线与所述第二基片的所述一组导电迹线接触而形成电连接。
14.如权利要求13所述的经过微加工的系统，其特征在于还包括密封所述接合的第一和第二基片的周边的气密封口(18，52，56)。
15.如权利要求14所述的经过微加工的系统，其特征在于所述气密封口是在接合所述第一和第二基片的过程中形成的。
16.如权利要求14所述的经过微加工的系统，其特征在于所述第一基片的所述第一和第二表面之间的所述高度与所述第二基片形成开口区域，其中所述开口区域在形成所述气密封口之前被抽成真空。
17.如权利要求13所述的经过微加工的系统，其特征在于所述第二基片具有包含电路元件的第一表面和从所述第一表面升高的第二表面。
18.如权利要求17所述的经过微加工的系统，其特征在于所述第二基片包括从所述第二基片的所述第一表面延伸到所述第二表面的一组导电迹线(16)。
19.如权利要求13所述的经过微加工的系统，其特征在于所述第一基片(10)包括电子发射器(76)，而所述第二基片(58)是具有与所述电子发射器(76)对准的磷光材料图案(74)的玻璃基片。
20.如权利要求13所述的经过微加工的系统，其特征在于还包括在所述第一基片(83)上的所述电路元件内形成的电子发射器(100)；第三基片(84)，它与所述第二基片(86)接合并设置在所述第一基片与所述第二基片之间，所述第三基片包括能够被写和读的媒体(88)，所述媒体固定在沿第一方向距所述第一基片的所述第一表面为第一距离之处；以及电子电路(98)，它位于与所述第三基片上的所述媒体耦合的所述第二基片上，其中所述媒体能够沿第二方向和第三方向设置在所述电子发射器下方。
全文摘要
集成电路(30)包括具有蚀刻面和非蚀刻面的基片(10)。蚀刻面包含电路元件(22，24)而非蚀刻面包含接合面(18)。非蚀刻面位于与蚀刻面相距预定高度(12)之处。将此集成电路(30)与另一个基片接合，从而在基片间形成最好被抽为真空并气密密封的宽间隙。
文档编号H01L21/60GK1391281SQ02124308
公开日2003年1月15日 申请日期2002年6月11日 优先权日2001年6月11日
发明者M·J·雷甘, J·利贝斯金德, C·C·哈卢扎克 申请人:惠普公司