专利名称：半导体装置的制作方法
技术领域：
本发明涉及将MISFET(金属-绝缘体-半导体场效应晶体管)用作二极管的半导体装置。
背景技术：
图37是表示二极管的电路图记号。众所周知，二极管是电流在从阳极(A)一侧朝向阴极(K)一侧的正向(FWD方向)流过、在从阴极(K)一侧朝向阳极(A)一侧的反向(REV方向)不流过的元件。
作为二极管的具体的构成方法，例如有利用PN结的方法或利用肖特基势垒的方法等。但是，这里着眼于使用了MISFET的二极管。
图38是说明使用了MISFET的二极管的图。如图38中所示，通过将MISFET的栅G与漏D短路，使栅G和漏D一侧起到阳极的功能，使源S起到阴极的功能。再有，在图38中，将MISFET的本体B接地。
在使用了MISFET的二极管的情况下，其电流电压特性随MISFET的沟道形成的阈值Vth而变化。图39是示出了阈值Vth不同的2个电流电压特性G2、G3的曲线图。特性G2示出了Vth＝0〔V〕的情况，特性G3示出了Vth＝2〔V〕的情况。再有，图39中的纵轴表示漏、源间电流ID，横轴表示漏、源间电压VD(在二极管结构的情况下，由于漏与栅短接在一起，故电压VD也是栅、源间电压VG)。
在二极管中，在理想的情况下，在正向(FWD方向)偏置时，电流以无限大的方式流动，在反向(REV方向)偏置时，电流为0。于是，在图39的曲线图的情况下，在正向偏置时，即在VD≥0的FWD区中，希望电流电压特性陡峭地上升。
这正意味着与阈值Vth＝2〔V〕的特性G3的情况相比，阈值Vth＝0〔V〕的特性G2是所希望的。这是因为，在特性G3的情况下，在正向偏置时，必须多余地施加阈值Vth＝2〔V〕这部分的栅、源间电压VG，从而产生电压损耗，但在特性G2的情况下，不产生这样的电压损耗。
在MISFET中，可根据沟道区的杂质浓度或衬底材料的介电常数等的参数来变更阈值Vth的值。于是，调节这些参数，可容易地实现特性G2。
但是，在特性G2的情况下，电压VD的值即使为0，也流过漏泄电流IL。而且，在反向(REV方向)偏置时，在电压VD的值处于0附近时，遗留了漏泄电流IL的影响。
在作为二极管而利用的情况下，由于在反向偏置时必须将漏泄电流抑制到规定的标准值以下，故不能采用特性G2，而不得不如特性G3那样将阈值Vth设定为较大的值。
发明内容因此，本发明的课题在于提供包含具有接近于理想的二极管的特性的电流电压特性的MISFET结构的二极管的半导体装置。
本发明的第1方面的半导体装置具备包含在半导体衬底上形成的栅绝缘膜、在上述栅绝缘膜上形成的栅电极和在上述半导体衬底的主表面内以夹住上述栅绝缘膜的方式形成的漏区和源区的MISFET(金属-绝缘体-半导体场效应晶体管)，在不施加电压时，在上述栅绝缘膜下的上述半导体衬底内的沟道形成区中存在沟道内电荷，在上述沟道形成区中的上述漏区一侧和上述源区一侧，上述沟道内电荷的导电型和电荷量的至少一方不同，上述栅电极与上述漏区已被短接。
本发明的第2方面是本发明的第1方面的半导体装置，上述沟道内电荷中的位于上述漏区一侧的沟道内电荷具有与在上述沟道形成区中形成的沟道的导电型不同的导电型。
本发明的第3方面是本发明的第1方面的半导体装置，在上述栅绝缘膜中俘获了电荷，上述沟道内电荷被上述电荷感应而产生。
本发明的第4方面是本发明的第3方面的半导体装置，上述栅绝缘膜具有在氧化硅膜中夹住氮化硅膜的层叠结构，上述电荷被俘获在上述氮化硅膜内。
本发明的第5方面是本发明的第3方面的半导体装置，上述栅绝缘膜具有用硅形成的多个小点，上述电荷被俘获在上述小点内。
本发明的第6方面是本发明的第1方面的半导体装置，还具备既与上述栅电极绝缘又在上述栅绝缘膜上形成的导电区，在上述导电区中俘获了电荷，上述沟道内电荷被上述电荷感应而产生。
本发明的第7方面是本发明的第3或第6方面的半导体装置，通过对上述栅电极、上述漏区、上述源区和上述半导体衬底的某一或多个部分分别施加电压、使存在于上述半导体衬底内的电荷移动来进行上述电荷的俘获。
本发明的第8方面是本发明的第1方面的半导体装置，通过在上述沟道形成区中注入杂质而产生了上述沟道内电荷。
本发明的第9方面是本发明的第8方面的半导体装置，已被注入的上述杂质具有与在上述沟道形成区中形成的沟道的导电型不同的导电型，上述漏区一侧的上述沟道形成区中的上述杂质的浓度比上述源区一侧的上述沟道形成区中的上述杂质的浓度高。
本发明的第10方面是本发明的第8方面的半导体装置，已注入到上述漏区一侧的上述杂质具有与在上述沟道形成区中形成的沟道的导电型不同的导电型，已注入到上述漏区一侧以外的部分的上述杂质具有与上述沟道的导电型相同的导电型。
本发明的第11方面是本发明的第1方面的半导体装置，还具备从上述栅电极到上述漏区为止连续的接点栓。
本发明的第12方面是本发明的第1方面的半导体装置，在假定上述栅电极与上述漏区不短接、施加了正向偏置电压作为漏、源间电压时，这样来决定上述沟道内电荷的导电型和电荷量，使得上述MISFET的沟道形成的阈值在栅、源间电压-漏、源间电流特性中位于反向偏置区中。
本发明的第13方面是本发明的第1方面的半导体装置，在假定上述栅电极与上述漏区不短接、施加了反向偏置电压作为漏、源间电压时，这样来决定上述沟道内电荷的导电型和电荷量，使得上述MISFET的栅、源间电压为0〔V〕时的漏、源间电流的绝对值为规定的值以下。
图1是示出构成美国专利5768192号中记载的非易失性半导体存储器的MISFET的结构的图。
图2是示出在图1中在漏、源间施加了正向偏置电压的状态的图。
图3是示出在图1中在漏、源间施加了反向偏置电压的状态的图。
图4是示出将图1的MISFET的漏与栅短接、在漏、源间施加了反向偏置电压的状态的图。
图5是示出了二极管结构的图1的MISFET的电流电压特性的实验结果的曲线图。
图6是示出图5中的点①中的沟道内电荷和耗尽层的状态的图。
图7是示出图5中的点②中的沟道内电荷和耗尽层的状态的图。
图8是示出图5中的点③中的沟道内电荷和耗尽层的状态的图。
图9是示出图5中的点④中的沟道内电荷和耗尽层的状态的图。
图10是示出图5中的点⑤中的沟道内电荷和耗尽层的状态的图。
图11是示出实施例1的半导体装置的图。
图12是示出实施例1的另一半导体装置的图。
图13是示出实施例1的另一半导体装置的图。
图14是示出实施例2的半导体装置的图。
图15是示出实施例3的半导体装置的图。
图16是示出被称为热载流子性能恶化的电荷的俘获方法的图。
图17是示出被称为沟道热空穴生成的电荷的俘获方法的图。
图18是示出被称为GIDL(栅感应漏漏泄)生成的电荷的俘获方法的图。
图19是示出被称为Fowler-Nordheim电流生成的电荷的俘获方法的图。
图20是示出被称为衬底热载流子生成的电荷的俘获方法的图。
图21是示出实施例5的半导体装置的图。
图22是示出实施例5的半导体装置的制造过程的图。
图23是示出实施例5的半导体装置的制造过程的图。
图24是示出实施例6的半导体装置的图。
图25是示出实施例6的半导体装置的制造过程的图。
图26是示出实施例6的半导体装置的制造过程的图。
图27是示出实施例6的半导体装置的制造过程的图。
图28是示出实施例7的半导体装置的图。
图29是示出实施例8的半导体装置的图。
图30是示出实施例9的半导体装置的图。
图31是示出实施例9的另一半导体装置的图。
图32是示出实施例9的另一半导体装置的图。
图33是示出实施例9的另一半导体装置的图。
图34是示出栅、源间电压VG-漏、源间电流ID特性的图。
图35是示出栅、源间电压VG-漏、源间电流ID特性的图。
图36是示出栅、源间电压VG-漏、源间电流ID特性的图。
图37是示出二极管的电路图记号的图。
图38是示出现有的使用了MISFET的二极管的图。
图39是示出使用了MISFET的二极管的阈值Vth不同的2个电流电压特性G2、G3的曲线图。
具体实施例方式
<基本原理>
在叙述本发明的实施例之前，首先说明本发明的基本原理。
图1是示出构成美国专利5768192号中记载的非易失性半导体存储器的MISFET的结构的图。如图中所示，该MISFET具备在硅衬底等的半导体衬底1上形成的层叠结构的栅绝缘膜4a～4c；在栅绝缘膜4c上形成的栅电极5；以及在半导体衬底1的主表面内以夹住栅绝缘膜4a～4c的方式形成的漏区2和源区3。而且，分别将接点栓6、7连接到漏区2和源区3上。再有，栅绝缘膜4a～4c是包含氧化硅膜4a、氮化硅膜4b和氧化硅膜4c的层叠结构。此外，在此，例示了MISFET为n沟道型的情况，半导体衬底为p型，漏区2和源区3都是n型。
在该MISFET中，在漏区2一侧的氮化硅膜4b中俘获了负电荷(例如电子)8a。被该已被俘获的负电荷8a所感应，在不施加电压时，在半导体衬底1内的沟道形成区中产生正的沟道内电荷(例如空穴)9a。再有，由于负电荷8a只在漏区2附近被俘获，故正电荷9a不在源区3一侧出现。因而，在漏区2一侧和源区3一侧，沟道内电荷9a的电荷量不同。
如果负电荷8a以这种方式被俘获，感应了沟道内电荷9a，则在漏、源间施加了偏置电压时，MISFET的沟道形成的阈值根据是正向偏置还是反向偏置而不同。图2和图3是说明这一点的图。
如图2中所示，如果在漏、源间施加正向偏置电压(即漏的电位比源的电位高的电压)(图2中的「0」意味着0〔V〕，「+」意味着正的电压值)，则在漏区2与半导体衬底1间的pn结面中形成耗尽层10a。由于该耗尽层10a的形成的缘故，已被感应的沟道内电荷9a消失。
在该状态下，如果在栅、源间施加正向偏置电压(即栅的电位比源的电位高的电压)，则在栅绝缘膜4a～4c的正下方的半导体衬底1内的沟道形成区中形成n型沟道，流过漏、源间电流ID。此时，由于沟道内电荷9a被耗尽层10a抵消，故对n型沟道的形成没有影响。
另一方面，如图3中所示，如果在漏、源间施加反向偏置电压(即源的电位比漏的电位高的电压)(图3中的「0」也意味着0〔V〕，「+」也意味着正的电压值)，则在源区3与半导体衬底1间的pn结面中形成耗尽层10b。
在该状态下，如果在栅、漏间施加栅的电位比漏的电位高的电压，则正好在图2的状态下成为调换了漏与源的功能的结构。
但是，此时，由于在漏区2与半导体衬底1间的pn结面中并不形成耗尽层10a，故已被感应的沟道内电荷9a依然遗留下来。但是，由于对栅、漏间施加电压，故由于在栅电极5中被蓄积的电荷的影响，沟道内电荷9a的电场有一些削弱。在图3中，通过减少了沟道内电荷9a的显示的数目来表示这一点。
如果遗留了沟道内电荷9a，则n型沟道只在从源区3到沟道内电荷9a的部位上形成，不到达漏区2。即，n型沟道的形成是不充分的，难以流过源、漏间电流。
于是，为了完全抵消沟道内电荷9a，必须进一步增强栅、漏间电压。这正意味着，在漏、源间施加了偏置电压时，MISFET的沟道形成的阈值根据是正向偏置还是反向偏置而不同。
当然，如果负电荷8a未被俘获且没有感应沟道内电荷9a，则在图3的情况下也理应成为与图2的情况相同的阈值。在美国专利5768192号的技术中，将上述的特性利用于非易失性存储元件，从反向偏置电压施加时的阈值的差别来读出负电荷8a是否被俘获。
在本申请中，将图1的MISFET的漏与栅短接、作为二极管来利用。迄今为止，广泛地进行将MISFET的漏与栅短接来构成二极管的工作。但是，以下说明通过在图1的MISFET中进行构成二极管的工作，只有在俘获了负电荷8a的结构的MISFET中以二极管的方式进行连接才能得到的本申请的特有的效果。
首先，如果将图1的MISFET的漏与栅短路、在漏、源间施加正向偏置电压，则成为与图2的情况同样的状态，形成耗尽层10a。而且，由于该耗尽层10a的形成的缘故，已被感应的沟道内电荷9a消失。
此时，由于栅与漏已被短接，故半导体衬底1内的沟道形成区中形成n型沟道。因而流过漏、源间电流ID。此时，由于沟道内电荷9a被耗尽层10a抵消，故对n型沟道的形成没有影响。
另一方面，如果将图1的MISFET的漏与栅短接、在漏、源间施加反向偏置电压，则成为图4的状态。即，由于栅与漏已短路，故栅电位与漏电位相同，源电位比漏电位高(图4中的「0」也意味着0〔V〕，「+」也表示正的电压值)。
此时，由于在漏区2与半导体衬底1间的pn结面中并不形成耗尽层10a，故已被感应的沟道内电荷9a依然遗留下来。而且，由于在栅与漏间不存在电位差，故在栅电极5上不蓄积电荷，沟道内电荷9a的电场不会被削弱。
即，沟道内电荷9a以与图1的不施加电压时相同的状态遗留下来，进一步阻止n型沟道到达漏区2。即，n型沟道的形成更加不充分，更加难以流过源、漏间电流。
以上的现象显示出二极管结构的图1的MISFET正好具备适合于二极管的特性。之所以如此，是因为在正向偏置时流过不妨碍沟道形成的漏、源间电流ID，另一方面，在反向偏置时阻止沟道形成，从而不流过漏、源间电流ID。
图5～图10中更详细地示出这一点。图5是示出了二极管结构的图1的MISFET的电流电压特性的实验结果的曲线图。再有，纵轴表示漏、源间电流ID，横轴表示漏、源间电压VD(也是栅、源间电压VG)。此外，在该电流电压特性G1中，将阈值调节为Vth＝0〔V〕。
然后，图6～图10中分别示出图5中的①～⑤的各点中的沟道内电荷和耗尽层的状态。
图6示出了施加较强的反向(REV方向)偏置电压时的状态(点①)，源区3一侧的耗尽层10b扩展到较宽的范围。再有，由于将阈值调节为Vth＝0〔V〕，故栅电压即使是0〔V〕，也存在负的沟道内电荷9b，在中途形成了沟道。但是，由于存在正的沟道内电荷9a，故沟道不到达漏区2。于是，漏、源间电流ID大致为0。
图7示出了施加与图6相比较弱的反向偏置电压时的状态(点②)，源区3一侧的耗尽层10b没有扩展到像图6的情况那样的较宽的范围。此时，由于存在正的沟道内电荷9a，故沟道不到达漏区2。于是，漏、源间电流ID大致为0。
图8示出了漏、源间电压VD为0的状态(点③)，源区3一侧的耗尽层10b扩展为与漏区2一侧同等程度的宽度。此时，由于存在正的沟道内电荷9a，故沟道不到达漏区2。于是，漏、源间电流ID大致为0。
在此，如果参照图3 9的曲线图，则在图38中示出的现有的二极管结构的MISFET中，在将阈值设定为Vth＝0〔V〕的情况下，存在漏泄电流IL。但是，在图8的情况下，由于感应了正的沟道内电荷9a，故可将漏、源间电流ID大致抑制为0。
然后，图9示出了施加正向(FWD方向)偏置电压时的状态(点④)，漏区2一侧的耗尽层10a成为开始扩展的状态。此时，正的沟道内电荷9a逐渐被开始扩展的耗尽层10a所抵消，沟道从负的沟道内电荷9b起逐渐地朝向漏区2形成，(再有，在图9中为了示出沟道内电荷9a的存在，硬是按原样显示了沟道内电荷9a)。于是，漏、源间电流ID逐渐地增加。
图10示出了进一步施加正向偏置电压时的状态(点⑤)，漏区2一侧的耗尽层10a成为扩展到较宽的范围的状态。此时，正的沟道内电荷9a大致被耗尽层10a所抵消(再有，为了在图10中示出也存在沟道内电荷9a，硬是按原样显示了沟道内电荷9a)，沟道完全到达漏区2，载流子的电子从负的沟道内电荷9b起导入到漏区2。于是，漏、源间电流ID成为较大的值而流过。
这样，二极管结构的图1的MISFET与图38中示出的现有的二极管结构的MISFET相比，具有较接近于理想二极管的特性的电流电压特性。本申请的发明是基于这样的原理而进行的。
再有，这里以MISFET是n型沟道的情况为例进行了说明，但即使是p型沟道的MISFET，也是同样适合的，当然具有与上述同样的效果。
<实施例1>
图11是示出本发明的实施例1的半导体装置的图。在图11中，对于具有与图1的MISFET同样的功能的要素，标以同一符号。即，在图11的半导体装置中，除了用接点栓6明确地表示连接了栅电极5与漏区2这一点外，成为与图1同样的结构。
此外，如图12中所示，在图11的半导体装置中，也可在源区3一侧俘获正电荷8b，来代替在氮化硅膜4b的漏区2一侧俘获负电荷8a。此时，被已被俘获的正电荷8b所感应，在不施加电压时，在半导体衬底1内的沟道形成区中产生负的沟道内电荷(例如电子)9b。再有，由于正电荷8b只在源区3附近被俘获，故沟道内电荷9b不在漏区2一侧出现。因而，在漏区2一侧和源区3一侧，沟道内电荷9b的电荷量不同。
此时，由于在沟道内电荷9b未出现的区域中没有形成沟道，故在漏、源间电压VD为0的状态下，沟道达不到漏区2。于是，漏、源间电流ID大致为0。而且，随着施加正向偏置电压，漏区2一侧的耗尽层开始扩展，在没有出现沟道内电荷9b的区域中逐渐形成沟道，于是，进行与图11的半导体装置的情况同样的工作。
此外，如图13中所示，除了图11的半导体装置的结构外，也可在源区3一侧俘获正电荷8b。此时，被已被俘获的负电荷8a所感应，在沟道形成区中产生正的沟道内电荷9a，被已被俘获的正电荷8b所感应，在沟道形成区中产生负的沟道内电荷9b。因而，在漏区2一侧和源区3一侧，沟道内电荷的导电型不同。
此时，成为重合了图11和图12的结构，具有在反向偏置时进一步阻止漏、源间电流ID、在正向偏置时更多地流过漏、源间电流ID的作用。
再有，根据进行阈值的设定用的沟道区的杂质浓度或衬底材料的介电常数等的各参数的制约可决定采用图11～图13的哪一种结构。
这样，如果在不施加电压时在半导体衬底1内的沟道形成区中存在沟道内电荷9a和/或9b，在沟道形成区中的漏区2一侧和源区3一侧使沟道内电荷的导电型和/或电荷量不同，则在反向偏置时沟道的形成是不充分的，难以流过源、漏间电流，另一方面，在正向偏置时充分地形成沟道、容易流过源、漏间电流。即，具有在反向偏置时进一步阻止漏、源间电流ID、在正向偏置时更多地流过漏、源间电流ID的作用。于是，可得到包含具有接近于理想的二极管特性的电流电压特性的MISFET结构的二极管的半导体装置。
此外，如图11中所示，如果位于漏区一侧的沟道内电荷9a具有与在沟道形成区中形成的沟道的导电型(在上述的例子的情况下，沟道是n型)不同的导电型(即如果是正的电荷)，则在漏、源间电压VD为0的状态时，能可靠地防止沟道到达漏区2。于是，即使是阈值被设定为Vth＝0时，也能将漏、源间电流ID大致抑制为0。
此外，在本实施例的半导体装置中，使构成栅绝缘膜的氮化硅膜4b俘获电荷8a或8b，利用该已被俘获的电荷感应并产生沟道内电荷。由于如后述那样能利用各种方法容易地进行电荷朝向栅绝缘膜的俘获，故可容易地感应沟道内电荷。
此外，在本实施例的半导体装置中，栅绝缘膜具有在氧化硅膜中夹住氮化硅膜的层叠结构，电荷在氮化硅膜内被俘获。由于在氮化硅膜4b中已被俘获的电荷难以漏泄出来，故可长时间地进行电荷的保持。于是，可得到在可靠性方面良好的半导体装置。
<实施例2>
本实施例是实施例1的半导体装置的变例，示出不采用包含氮化硅膜的层叠结构、而是采用氧化硅膜的单层结构作为栅绝缘膜的情况。
图14是示出本实施例的半导体装置的图。在图14中，将栅绝缘膜4a～4c置换为单层结构的氧化硅膜4d，除此以外的结构与图11相同。
在氧化硅膜的情况下，虽然与氮化硅膜相比，电荷的保持力较差，但基本上具有与实施例1的情况同样的作用和效果。于是，即使是采用氧化硅膜作为栅绝缘膜的情况，也可得到包含具有接近于理想的二极管特性的电流电压特性的MISFET结构的二极管的半导体装置。
<实施例3>
本实施例也是实施例1的半导体装置的变例，示出不采用包含氮化硅膜的层叠结构、而是采用具有用硅形成的多个小点的栅绝缘膜作为栅绝缘膜的情况。
例如在“Si-Dot Non-Volatile Memory Device(硅小点非易失性存储器)”J.De Blauwe et al.，Extend Abstracts of the 2001International Conference on Solid State Devices andMaterials，Tokyo，2001，pp.518-519中记载了在氧化硅膜内形成硅的小点的技术。在本实施例中，采用包含这样的硅小点的氧化硅膜作为栅绝缘膜。
图15是示出本实施例的半导体装置的图。在图15中，将栅绝缘膜4a～4c置换为包含硅小点11的单层结构的氧化硅膜4d，除此以外的结构与图11相同。
由于电荷8a被俘获在硅小点11内，故与单层结构的氧化硅膜的情况相比，提高了电荷的保持力。于是，此时，也可得到包含具有接近于理想的二极管特性的电流电压特性的MISFET结构的二极管的半导体装置。
<实施例4>
本实施例中说明电荷朝向栅绝缘膜的俘获的各种方法。图16～图20是说明电荷的俘获的各种方法的图。
首先，图16是说明利用所谓的热载流子性能恶化的现象的俘获方法的图。在图16中示出了，从源区3朝向漏区2的负电荷(例如电子)8c与半导体衬底1中的原子碰撞并因碰撞电离12而发生热载流子8a和热空穴9c的状况。由此，将热载流子8a注入到氮化硅膜4b中。
再有，作为此时的各部分的电位条件，例如是，栅电位Vg＝3〔V〕，源电位Vs＝0〔V〕，体电位Vb＝0〔V〕，漏电位Vd＝衬底电流为最大的漏电压(在n沟道MOS的情况下，约为Vg/2)。
其次，图17是说明利用所谓的沟道热空穴生成的现象的俘获方法的图。在图17中示出了，从源区3朝向漏区2的负电荷(例如电子)8a与半导体衬底1中的原子碰撞并因碰撞电离13而发生热载流子、同时自身受到其散射而成为俘获电荷的状况。由此，将电荷8a注入到氮化硅膜4b中。
再有，作为此时的各部分的电位条件，例如是，栅电位Vg＝3〔V〕，源电位Vs＝0〔V〕，体电位Vb＝0〔V〕，漏电位Vd≈Vg。
其次，图18是说明利用所谓的GIDL(栅感应漏漏泄)生成的现象的俘获方法的图。在图18中示出了，通过对栅施加高电场、将在漏区2中稳定地存在的原子14分解为被俘获的正电荷(空穴)8b和负电荷9d的状况。由此，将电荷8b注入到氮化硅膜4b中。
再有，作为此时的各部分的电位条件，例如是，栅电位Vg＝-2〔V〕，源电位Vs＝0〔V〕，体电位Vb＝0〔V〕，漏电位Vd＝2〔V〕。此外，栅绝缘膜的膜厚例如是6〔nm〕。
其次，图19是说明利用所谓的Fowler-Nordheim电流生成的现象的俘获方法的图。在图19中示出了，通过对栅电极施加高电压而将负电荷8a抽出到栅电极5中的状况。负电荷8a在栅绝缘膜中受到散射，其一部分滞留在氮化硅膜4b中。由此，将电荷8a注入到氮化硅膜4b中。
再有，作为此时的各部分的电位条件，例如是，栅电位Vg＝6〔V〕，源电位Vs＝0〔V〕，体电位Vb＝0〔V〕，漏电位Vd＝0〔V〕。此外，栅绝缘膜的膜厚例如是6〔nm〕。
最后，图20是说明利用所谓的衬底热载流子生成的现象的俘获方法的图。在图20中示出了，在半导体衬底1与在其内部形成的阱1a的pn结附近施加正向偏置而发生负电荷(例如电子)8a、对栅电极施加高电压使负电荷8a加速到达栅电极5的状况。由此，将电荷8a注入到氧化硅膜4d中。
再有，作为此时的各部分的电位条件，例如是，栅电位Vg＝2〔V〕，源电位Vs＝0〔V〕，漏电位Vd＝0〔V〕，阱电位Vpw＝0〔V〕，衬底电位Vnw＝-2〔V〕。
如上所述，通过对栅电极5、漏区2、源区3和半导体衬底1的某一个或多个分别施加电压以使半导体衬底1内存在的电荷移动来进行电荷的俘获即可。由于通过对各部分的电压施加可容易地进行电荷的俘获，故可容易地感应沟道内电荷。
<实施例5>
本实施例是不像实施例1中的MISFET那样在栅绝缘膜中俘获电荷、而是通过在沟道形成区中注入杂质来产生沟道内电荷的半导体装置。更具体地说，被注入的杂质具有与在沟道形成区中形成的沟道的导电型不同的导电型，漏区一侧的沟道形成区中的杂质浓度比源区一侧的沟道形成区中的杂质浓度高。
图21是示出本实施例的半导体装置的图。在图21中，如图中的曲线图所示那样，在沟道形成区1b中注入了杂质，来代替在栅绝缘膜4d内俘获电荷。再有，曲线图的纵轴表示杂质浓度(上侧是p型杂质浓度，下侧是n型杂质浓度)，横轴表示栅长度方向的距离。再有，除此以外的结构与图14相同。
利用该杂质的注入而产生沟道内电荷9a，具有与实施例1～3的情况同样的作用、效果。如果利用杂质注入产生沟道内电荷，则通过控制注入量可更细地设定沟道内电荷9a的电荷量。
再有，在本实施例中，已被注入的杂质为与在沟道形成区1b中形成的沟道的导电型、即n型相反的导电型、即p型。而且，如图21中的曲线图所示那样，漏区2一侧的沟道形成区中的杂质的浓度比源区3一侧的沟道形成区中的杂质的浓度高。
于是，在漏区2一侧可较多地发生沟道内电荷9a。
图22和图23是示出图21的半导体装置的制造过程的图。首先，如图22中所示，在半导体衬底1上形成了栅氧化膜4d和栅电极5后，进行漏区2和源区3的n-LDD(轻掺杂漏)区形成用的磷(P)的注入，设置注入区2a、3a。而且，为了使漏区一侧的p型杂质浓度增加，再进行硼(B)的袋状注入，设置注入区1c。
其后，如图23中所示，形成侧壁4f，再进行杂质注入，形成漏区2和源区3。由此，可在沟道形成区中的漏区2一侧形成p型杂质浓度高的袋状注入区1c。
<实施例6>
本实施例是实施例5的变例，将沟道形成区中的沟道内电荷9a以外的部分作成了埋入沟道结构。
图24是示出本实施例的半导体装置的图。在图24中，如图中的曲线图所示那样，在沟道形成区1b中的漏区2一侧以外的部分中注入了n型杂质。再有，除此以外的结构与图21相同。
此时，也具有与实施例1～3的情况同样的作用、效果。如果利用杂质注入产生沟道内电荷，则通过控制注入量可更细地设定沟道内电荷9a的电荷量。
再有，在本实施例中，在源区3一侧已被注入的杂质的导电型与沟道的导电型相同，为n型。于是，既可在漏区2一侧较多地发生沟道内电荷9a，又可将沟道形成区作成埋入沟道结构。
图25～图27是示出图24的半导体装置的制造过程的图。首先，如图25中所示，在半导体衬底1上进行形成埋入沟道结构用的磷(P)的注入，设置注入区1d。其次，如图26中所示，在半导体衬底1上形成了栅氧化膜4d和栅电极5后，进行漏区2和源区3的n-LDD区形成用的磷(P)的注入，设置注入区2a、3a。而且，为了使漏区一侧的p型杂质浓度增加，再进行硼(B)的袋状注入，设置注入区1c。
其后，如图27中所示，形成侧壁4f，再进行杂质注入，形成漏区2和源区3。由此，既可在沟道形成区中形成埋入沟道1d，又可在沟道形成区中的漏区2一侧形成p型杂质浓度高的袋状注入区1c。
<实施例7>
本实施例是不像实施例1中的MISFET那样在栅绝缘膜中俘获电荷、而是具有与栅电极进行了绝缘的导电区的结构的半导体装置，通过在该导电区中俘获电荷来感应沟道内电荷。更具体地说，导电区是在栅电极的一侧形成的导电性的侧壁，在该侧壁内俘获电荷。
图28是示出本实施例的半导体装置的图。在图28中，形成了既与浮栅电极5b绝缘、又在栅氧化膜4d上形成的导电性的侧壁5c。而且，在漏区2一侧的侧壁5c内俘获了电荷8a。再有，设置了控制栅电极5a，使其经氧化硅膜4e覆盖浮栅电极5b和侧壁5c。再有，除此以外的结构与图14相同。
利用电荷8a朝向侧壁5c的俘获来产生沟道内电荷9a，具有与实施例1～3的情况同样的作用、效果。在本实施例中，由于在栅氧化膜4d内不俘获电荷，故在打算避免电荷朝向栅氧化膜4d的注入的情况下，本实施例是有效的。由于侧壁5c与浮栅电极5b绝缘，故可将电荷8a固定在漏区2一侧。
再有，关于电荷8a朝向侧壁5c的俘获，使用在实施例4中示出的各种方法即可。
<实施例8>
本实施例也与实施例7相同，在不是在栅绝缘膜中俘获电荷、而是具有与栅电极进行了绝缘的导电区的结构的半导体装置中，通过在该导电区中俘获电荷来感应沟道内电荷。更具体地说，导电区是在栅电极内的一部分中与上述栅电极绝缘而形成的分离栅，在该分离栅内俘获电荷。
图29是示出本实施例的半导体装置的图。在图29中，在栅电极5d内的漏区2一侧的一部分中与栅电极5d绝缘地形成了分离栅5e。而且，在分离栅5e内俘获了电荷8a。再有，除此以外的结构与图14相同。
利用电荷8a朝向分离栅5e的俘获来产生沟道内电荷9a，具有与实施例7的情况同样的作用、效果。由于分离栅5e与栅电极5e绝缘，故可将电荷8a固定在漏区2一侧。
再有，关于电荷8a朝向分离栅5e的俘获，使用在实施例4中示出的各种方法即可。
<实施例9>
本实施例中说明实施例1中的MISFET的栅电极与漏区的连接法。
图30是示出本实施例的半导体装置的图。在图30中，更详细地示出了图11中的接点栓6的结构。即，在半导体衬底1上设置的层间绝缘膜15内设置连接到漏区2上的通孔，在其内部形成了接点栓6a。同样，也设置了连接到栅电极5上的接点栓6c。而且，在层间绝缘膜15上利用布线6b连接了接点栓6a与6c。
如图30中所示，虽然可个别地设置连接到漏区2上的通孔和连接到栅电极5上的通孔，但也可如图31中所示那样设置从漏区2到栅电极5开口较宽的通孔，在其内部设置从漏区2到栅电极5连续的接点栓6d。
如果这样做，则由于不在漏区2和栅电极5中个别地设置通孔，故可谋求接点区域的节约。此外，没有必要在层间绝缘膜15上设置布线6b，成为容易制造的半导体装置。此外，由于接点栓6d与栅电极5和漏区2的接触面积也比图30的情况增加，故可将接触电阻抑制得较低。再有，之所以通孔内的侧壁4f有一些变小，是为了表现通孔形成时的刻蚀的影响。
此外，如图32中所示，也可在漏区2与接点栓6d的接触部和栅电极5与接点栓6d的接触部中形成硅化物层6e、6f。如果这样做，则可进一步谋求接触电阻的减少。
此外，如图33中所示，也可在侧壁4f上也形成硅化物层6g，利用该硅化物层6g导电性地连接漏区2上和栅电极5上的硅化物层6e、6f。在硅化物层6e、6f的形成时，大多以靠得很近的方式形成硅化物层，有时硅化物层蔓延到侧壁4f上。在此，利用该现象，实现了接触电阻更低的结构。
<实施例10>
本实施例中说明如何设定实施例1中的MISFET的沟道形成的阈值。
如图34的左侧的曲线图中所示，在实施例1的MISFET中没有对栅电极5与漏区2进行短接的情况下，如在美国专利5768192号的技术的说明中所叙述的那样，MISFET的沟道形成的阈值根据是正向偏置还是反向偏置而不同。即，在实施例1的MISFET中，在假定不对栅电极5与漏区2进行短接、施加了漏、源间电压时，在正向偏置的情况下，例如如曲线F1所示那样，栅、源间电压VG的阈值变小，在反向偏置的情况下，例如如曲线R1所示那样，栅、源间电压VG的阈值变大。
另一方面，如图34的右侧的曲线图中所示，在对栅电极5与漏区2进行了短路的情况下，如曲线F1a那样，其斜率变得更陡峭，成为用作二极管的情况下所希望的特性。
此时，如果将其阈值Vth1设定为例如比pn结的二极管的自建电位(例如，在硅的pn结二极管的情况下为0.7〔V〕)小，则在本发明中可避免在pn结二极管中不可避免地产生的电压损耗。
此外，在与上述同样的假定下，如图35的左侧的正向偏置时的曲线F2所示那样，如果使阈值Vth2位于栅、源间电压VG-漏、源间电流ID特性中反向偏置区中，则如图35的右侧的曲线F2a所示那样，接近于漏、源间电流ID随电压VG从0起增加而陡峭地上升的理想二极管的电压电流特性。这是因为，由于在反向偏置时利用沟道内电荷9a的作用来妨碍沟道的形成，故可将反向偏置区中的漏、源间电流ID大致抑制为0。
于是，如果这样来决定沟道内电荷的导电型和电荷量，即，如曲线F2所示那样使正向偏置时的阈值Vth2位于反向偏置区中，则可得到接近于理想二极管的特性的电压电流特性。
此外，图36中例如只将图35的左侧的曲线的纵轴取log而作图。图中的曲线F3是正向偏置时的曲线F2的log显示，曲线R2是反向偏置时的曲线R1的log显示。
由于在漏区2一侧被感应的沟道内电荷9a的电荷量越多、沟道形成的阻止能力越强，故可抑制反向偏置时的漏泄电流。即，例如如果是实施例1的情况，则被俘获的电荷8a的电荷量越多、就越能谋求抑制漏泄电流。但是，如果被俘获的电荷8a的电荷量过多，则也容易流出，容易导致特性变动。因此，难以继续保持与阈值Vth2相同的值。
根据规格来决定二极管中的反向偏置时的关断电流，以使其绝对值为规定的值以下。于是，如果以满足该规格的程度的电荷量来俘获电荷8a，则可得到难以招致特性变动的半导体装置。即，在与上述同样的假定下，如图36的曲线R2中所示，使MISFET的栅、源间电压为0〔V〕时的漏、源间电流的绝对值为规定的规格值I1以下即可。
于是，如果这样来决定沟道内电荷的导电型和电荷量，以便如曲线R2所示那样，电压VG＝0〔V〕时的电流ID的绝对值为规格值I1以下，则可得到难以招致特性变动的半导体装置。
按照本发明所述的第1方面，在不施加电压时，在沟道形成区中存在沟道内电荷，在沟道形成区中的漏区一侧和源区一侧，沟道内电荷的电荷的种类和电荷量的至少一方不同。于是，在反向偏置时沟道的形成是不充分的，难以流过源、漏间电流，另一方面，在正向偏置时充分地形成沟道、容易流过源、漏间电流。即，具有在反向偏置时进一步阻止漏、源间电流、在正向偏置时更多地流过漏、源间电流的作用。于是，可得到包含具有接近于理想的二极管特性的电流电压特性的MISFET结构的二极管的半导体装置。
按照本发明所述的第2方面，沟道内电荷中的位于漏区一侧的沟道内电荷具有与在沟道形成区中形成的沟道的导电型不同的导电型。于是，在漏、源间电压为0的状态时，能可靠地防止沟道到达漏区。于是，即使在将阈值设定为Vth＝0时，也能将漏、源间电流大致抑制为0。
按照本发明所述的第3方面，在栅绝缘膜中俘获了电荷，沟道内电荷被电荷感应而产生。由于可用各种方法容易地进行电荷朝向栅绝缘膜的俘获，故可容易地感应沟道内电荷。
按照本发明所述的第4方面，栅绝缘膜具有在氧化硅膜中夹住氮化硅膜的层叠结构，电荷被俘获在氮化硅膜内。由于在氮化硅膜中已被俘获的电荷难以漏泄出来，故可长时间地进行电荷的保持。于是，可得到在可靠性方面良好的半导体装置。
按照本发明所述的第5方面，栅绝缘膜具有用硅形成的多个小点，电荷被俘获在小点内。于是，与单层结构的硅绝缘膜的情况相比，提高了电荷的保持力。因而，此时，也可得到包含具有接近于理想的二极管特性的电流电压特性的MISFET结构的二极管的半导体装置。
按照本发明所述的第6方面，在既与栅电极绝缘又在栅绝缘膜上形成的导电区中俘获了电荷从而感应沟道内电荷。于是，由于不使电荷被俘获在栅绝缘膜内，故在打算避免电荷朝向栅绝缘膜的注入的情况下等是有效的。
按照本发明所述的第7方面，通过对栅电极、漏区、源区和半导体衬底的某一或多个部分分别施加电压、使存在于半导体衬底内的电荷移动来进行电荷的俘获。由于可通过对各部分的电压施加来容易地进行电荷的俘获，故可容易地感应沟道内电荷。
按照本发明所述的第8方面，通过在沟道形成区中注入杂质而产生了沟道内电荷。于是，通过控制注入量可更细地设定沟道内电荷的电荷量。
按照本发明所述的第9方面，漏区一侧的沟道形成区中的杂质的浓度比源区一侧的沟道形成区中的杂质的浓度高。于是，可在漏区一侧更多地发生沟道内电荷。
按照本发明所述的第10方面，已注入到漏区一侧以外的部分的杂质具有与沟道的导电型相同的导电型。于是，既可在漏区一侧较多地发生沟道内电荷、又可作成埋入沟道结构。
按照本发明所述的第11方面，还具备从栅电极到漏区为止连续的接点栓。由于不在漏区和栅电极中个别地设置通孔，故可谋求接点区域的节约。此外，没有必要在层间绝缘膜上设置连接栅电极的栓与漏区的栓的布线，成为容易制造的半导体装置。此外，由于接点栓与栅电极和漏区的接触面积也增加了，故可将接触电阻抑制得较低。
按照本发明所述的第12方面，在假定栅电极与漏区不短接、施加了正向偏置电压作为漏、源间电压时，这样来决定沟道内电荷的导电型和电荷量，使阈值位于反向偏置区中。于是，可得到接近于理想二极管特性的电压电流特性。
按照本发明所述的第13方面，在假定栅电极与漏区不短接、施加了反向偏置电压作为漏、源间电压时，这样来决定沟道内电荷的导电型和电荷量，使得MISFET的栅、源间电压为0〔V〕时的漏、源间电流的绝对值为规定的值以下。于是，可得到难以招致特性变动的半导体装置。
权利要求
1.一种半导体装置，其特征在于具备包含在半导体衬底上形成的栅绝缘膜、在上述栅绝缘膜上形成的栅电极和在上述半导体衬底的主表面内以夹住上述栅绝缘膜的方式形成的漏区和源区的MISFET(金属-绝缘体-半导体场效应晶体管)，在不施加电压时，在上述栅绝缘膜下的上述半导体衬底内的沟道形成区中存在沟道内电荷，在上述沟道形成区中的上述漏区一侧和上述源区一侧，上述沟道内电荷的导电型和电荷量的至少一方不同，上述栅电极与上述漏区已被短接。
2.如权利要求1中所述的半导体装置，其特征在于上述沟道内电荷中的位于上述漏区一侧的沟道内电荷具有与在上述沟道形成区中形成的沟道的导电型不同的导电型。
3.如权利要求1中所述的半导体装置，其特征在于在上述栅绝缘膜中俘获了电荷，上述沟道内电荷被上述电荷感应而产生。
4.如权利要求3中所述的半导体装置，其特征在于上述栅绝缘膜具有在氧化硅膜中夹住氮化硅膜的层叠结构，上述电荷被俘获在上述氮化硅膜内。
5.如权利要求3中所述的半导体装置，其特征在于上述栅绝缘膜具有用硅形成的多个小点，上述电荷被俘获在上述小点内。
6.如权利要求1中所述的半导体装置，其特征在于还具备既与上述栅电极绝缘又在上述栅绝缘膜上形成的导电区，在上述导电区中俘获了电荷，上述沟道内电荷被上述电荷感应而产生。
7.如权利要求3或6中所述的半导体装置，其特征在于通过对上述栅电极、上述漏区、上述源区和上述半导体衬底的某一或多个部分分别施加电压、使存在于上述半导体衬底内的电荷移动来进行上述电荷的俘获。
8.如权利要求1中所述的半导体装置，其特征在于通过在上述沟道形成区中注入杂质而产生了上述沟道内电荷。
9.如权利要求8中所述的半导体装置，其特征在于已被注入的上述杂质具有与在上述沟道形成区中形成的沟道的导电型不同的导电型，上述漏区一侧的上述沟道形成区中的上述杂质的浓度比上述源区一侧的上述沟道形成区中的上述杂质的浓度高。
10.如权利要求8中所述的半导体装置，其特征在于已注入到上述漏区一侧的上述杂质具有与在上述沟道形成区中形成的沟道的导电型不同的导电型，已注入到上述漏区一侧以外的部分的上述杂质具有与上述沟道的导电型相同的导电型。
11.如权利要求1中所述的半导体装置，其特征在于还具备从上述栅电极到上述漏区为止连续的接点栓。
12.如权利要求1中所述的半导体装置，其特征在于在假定上述栅电极与上述漏区不短接、施加了正向偏置电压作为漏、源间电压时，这样来决定上述沟道内电荷的导电型和电荷量，使得上述MI SFET的沟道形成的阈值在栅、源间电压-漏、源间电流特性中位于反向偏置区中。
13.如权利要求1中所述的半导体装置，其特征在于在假定上述栅电极与上述漏区不短接、施加了反向偏置电压作为漏、源间电压时，这样来决定上述沟道内电荷的导电型和电荷量，使得上述MISFET的栅、源间电压为0〔V〕时的漏、源间电流的绝对值为规定的值以下。
全文摘要
本发明的课题是，提供包含具有接近于理想的二极管特性的电流电压特性的MISFET结构的二极管的半导体装置。在氧化硅膜4a～4c间的氮化硅膜4b中的漏区2一侧俘获负电荷(例如电子)8a。如果以这种方式俘获负电荷8a并感应沟道内电荷9a，则在漏、源间施加了偏置电压时，MISFET的沟道形成的阈值根据是正向偏置还是反向偏置而不同。即，在反向偏置时，沟道的形成是不充分的，难以流过源、漏间电流，另一方面，在正向偏置时，沟道被充分地形成，容易流过源、漏间电流。由此，可得到接近于理想二极管特性的电流电压特性。
文档编号H01L29/792GK1438710SQ02147249
公开日2003年8月27日 申请日期2002年10月21日 优先权日2002年2月13日
发明者上野修一, 古田阳雄, 久家重博, 加藤宏 申请人:三菱电机株式会社