专利名称：半导体装置的制造方法
技术领域：
本发明涉及具备在表面内形成了作为对准标记被使用的沟的衬底的半导体装置的制造方法和具备该衬底的半导体装置。
背景技术：
通常，半导体装置是由对硅衬底反复进行镀膜工序、光刻工序、加工·离子注入工序而被形成的。而且，因为用层叠光刻工序中被形成的复数的图案来形成半导体装置，因此，以高精度来实现复数次被实施的光刻工序之间的图案的重叠是至关重要的。
许多半导体装置中，因为最初先在硅衬底上形成LOCOS(LocalOxidation of Silicon)构造或STI(Sallow Trench Isolation)构造等等的元件分离构造，所以把该元件分离构造作为光刻工序中的重叠用的对准标记来使用。图23是作为对准标记而被使用的元件分离构造101a、101b构造的平面示意图，图24是图23中A-A箭头方向的断面图。这里，图23表示从垂直方向看衬底100表面时的元件分离构造101a、101b。
如图23、24所示、元件分离构造101a、101b分别具备在衬底100的表面内被形成了的沟102和被填充在该沟102中的绝缘膜103，元件分离构造101a的沟102把衬底100的有源区划分为近似四方形。而且，元件分离构造101b的沟102把被元件分离构造101a的沟102划分了的衬底100的有源区进一步划分为近似四方形。还有，图24是元件分离构造101a、101b中采用例如STI构造时的断面图。另外下文中，有时把元件分离构造101a和101b合起来称为“元件分离构造101”。
把如上所述的元件分离构造101作为对准标记来使用时，在以下情况下重叠将变得困难。即、如图25所示，当覆盖绝缘膜103的表面，衬底100上被镀上金属层104时，该金属层104对光发生反射，并且衬底100的表面和绝缘膜103的表面的高度差少，因此用光学的方法难以检出对准标记。还有，在衬底100上被形成金属层104的情况下，例如作为MOS晶体管的栅电极材料，有时采用金属或金属硅化物等等。
作为回避这样问题的一个方法，如图26所示，有把在衬底100的表面内被形成了的沟105a、105b作为对准标记来使用的方法。这个沟105a、105b可以通过蚀刻图24所示的元件分离构造101的绝缘膜103而形成。
如这样，通过把沟105a、105b作为对准标记来使用，如图27所示，即使是在衬底100的整个面上被形成了反光的金属层104时，也可以确保衬底100表面上有足够的高度差，因此可以容易地用光学的方法检出对准标记。还有，就作为对准标记来使用的沟105a、105b而言，与在衬底上形成平缓高度差的LOCOS构造的沟相比，采用在衬底上形成垂直高度差的STI构造的沟会使对准标记的检出变得容易。另外下文中，把沟105a和105b合起来称为“沟105”。
但是，即使是把沟105作为对准标记来使用时，也存在如下的问题。即、光刻工序中，当衬底100上保护层被形成，且沟105内被该保护层填充时，根据沟105距离衬底100表面的深度和检出对准标记的照射光波长之间的关系，当其照射光发生干涉时便不能检出对准标记。
为了解决这样的问题，把上述元件分离构造101和沟105两者都形成在衬底100上，在每个工序中，是把元件分离构造101作为对准标记来使用，还是把沟105作为对准标记来使用的选择方法已被公开在特开2001-52993号公报中。
发明内容
如上所述，不管是在衬底100上只形成沟105，还是在衬底100上形成元件分离构造101和沟105两者，把沟105作为对准标记来使用时都存在以下问题。即、在沟105的表面露出了的状态下，如果衬底100被进行没有选择性的蚀刻的话，则衬底100被蚀刻，沟105的形状就会由设计值发生变化，在下一个工序的光刻工序中，把形状变化了的沟105作为对准标记来使用时，就存在重叠精度下降的问题。
本发明是为了解决上述问题而进行的，其目的在于提供光刻工序中防止重叠精度下降的技术。
本发明的权利要求1中记载的半导体装置的制造方法具备(a)准备在表面内形成作为对准标记而被使用的第1沟，并避开上述第1沟在上述表面上形成了第1膜的衬底的工序；(b)在上述第1沟的侧面和底面形成第2膜的工序；(c)把上述第2膜作为保护膜对上述第1膜进行有选择地蚀刻的工序。
另外，本发明的权利要求2中记载的半导体装置的制造方法是权利要求1中记载的半导体装置的制造方法，其中上述工序(b)包括(b-1)在上述衬底的整个面上形成绝缘膜，并在上述第1沟内填充上述绝缘膜的工序；(b-2)对上述绝缘膜进行有选择地蚀刻，部分除去上述第1沟内的上述绝缘膜，并在上述第1沟的侧面和底面留下上述绝缘膜的工序。而且，上述第2膜是由上述工序(b-2)的实施而得到的残存在上述第1沟内的上述绝缘膜。
另外，本发明的权利要求3中记载的半导体装置的制造方法是权利要求2中记载的半导体装置的制造方法，其中上述工序(b-2)中被实施的蚀刻是各向异性蚀刻。
另外，本发明的权利要求4中记载的半导体装置的制造方法是权利要求1中记载的半导体装置的制造方法，其中上述工序(b)包括(b-1)在上述衬底的整个面上形成绝缘膜，并在上述第1沟内填充上述绝缘膜的工序；(b-2)对上述绝缘膜进行有选择地蚀刻，使上述第1沟的侧面和底面露出的工序；(b-3)在上述第1沟的上述侧面和上述底面形成第2绝缘膜的工序。而且，上述第2膜是上述第2绝缘膜。
另外，本发明的权利要求5中记载的半导体装置的制造方法是权利要求4中记载的半导体装置的制造方法，其中在上述工序(a)中所准备的上述衬底的上述表面内，形成复数的上述第1沟；上述工序(b-3)中，通过对上述衬底进行氧化，使在各个上述第1沟的上述侧面和上述底面上形成上述第2绝缘膜。
另外，本发明的权利要求6中记载的半导体装置的制造方法是权利要求2至权利要求5的任何一项中记载的半导体装置的制造方法，其中在上述工序(a)中所准备的上述衬底的上述表面内构成元件分离构造，划分上述衬底有源区的第2沟被进一步形成；上述工序(b-1)中，在上述衬底的整个面上形成上述绝缘膜，并在上述第2沟内填充上述绝缘膜；上述工序(b-2)中，对上述绝缘膜进行有选择地蚀刻，并进一步除去被上述第2沟所划分了的上述有源区上的上述绝缘膜。
另外，本发明的权利要求7中记载的半导体装置的制造方法具备(a)准备在表面内形成了作为对准标记被使用的沟的衬底的工序；(b)覆盖上述沟，在上述衬底上形成栅电极材料的工序；(c)持续留下在上述沟上被形成了的上述栅电极材料，对上述栅电极材料进行有选择地蚀刻，并在上述衬底上有选择地形成栅极构造的工序。
图1表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图2表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图3表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图4表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图5表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图6表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图7表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图8表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图9表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图10表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图11表示本发明实施方式1所涉及的半导体装置制造工序的断面图。
图12表示本发明实施方式2所涉及的半导体装置制造工序的断面图。
图13表示本发明实施方式2所涉及的半导体装置制造工序的断面图。
图14表示本发明实施方式2所涉及的半导体装置制造工序的断面图。
图15表示本发明实施方式2所涉及的半导体装置制造工序的断面图。
图16表示本发明实施方式2所涉及的半导体装置制造工序的断面图。
图17表示本发明实施方式2所涉及的半导体装置制造工序的断面图。
图18表示本发明实施方式3所涉及的半导体装置构造的断面图。
图19表示本发明实施方式3所涉及的半导体装置制造工序的断面图。
图20表示本发明实施方式3所涉及的半导体装置制造工序的断面图。
图21表示本发明实施方式3所涉及的半导体装置制造工序的断面图。
图22表示本发明实施方式3所涉及的半导体装置制造工序的断面图。
图23表示作为对准标记而被使用的元件分离构造101构造的平面示意图。
图24表示作为对准标记而被使用的元件分离构造101构造的断面示意图。
图25表示作为对准标记而被使用的元件分离构造101构造的断面示意图。
图26表示作为对准标记而被使用的沟105构造的断面示意图。
图27表示作为对准标记而被使用的沟105构造的断面示意图。
符号说明1、60衬底3多晶硅膜7、7a、7b、17、17a、17b、27、70、70a、70b、71、71a、71b、74沟21、61栅极构造23、62栅电极
30、40、72、75绝缘膜50栅电极材料73、76、95、96元件分离构造77、80表面81侧面82底面90、92有源区实施方式实施方式1图1～11是本发明实施方式1所涉及的半导体装置制造工序的断面图，下面将参照图1～11对本实施方式1所涉及的半导体装置的制造方法加以说明。
首先，准备如下的衬底1，即如图1、2所示，沟7a、7b，分别是构成元件分离构造的沟17a、17b，以及同样是构成元件分离构造的沟27都在表面80内被形成，并且避开该沟7a、7b、17a、17b及27，在表面80上按照底层氧化膜2、多晶硅膜3及氮化硅膜4的顺序被层叠从而被形成了的衬底1。这里，沟7a、7b是作为对准标记而被使用的沟，与上述图23、24中所示的元件分离构造101a、101b的沟102一样，例如沟7a把衬底1的有源区划分为近似四方形，而沟7b则把被沟7a所划分了的有源区再进一步划分为近似四方形。另外，沟17a、17b是作为对准标记而被使用的构成元件分离构造的沟，和沟7a、7b一样，例如沟17a把衬底1的有源区划分为近似四方形，而沟17b则把被沟17a所划分了的有源区再进一步划分为近似四方形。而且，沟27是构成对半导体元件间进行实际分离的元件分离构造的沟，例如把衬底1的有源区划分为近似四方形。另外下文中，有时把沟7a和7b合起来称为”沟7”，把沟17a和17b合起来称为“沟17”。
如果对图1、2所示的工序进行具体说明的话，如图1所示，对例如硅衬底的衬底1进行热氧化以形成5～50nm左右的底层氧化膜2，再在其上形成5～100nm左右的例如多晶硅膜3。还有，取代多晶硅膜3也可以使用非晶硅膜。然后在多晶硅膜3上堆积50～200nm左右的氮化硅膜4。进而，根据光刻工序中所要求的规格，在多晶硅膜3上层叠等离子氮化膜等的反射防止膜5。然后，在反射防止膜5上形成具有既定图案的保护层6。还有，反射防止膜5是为了防止在光刻工序中的曝光被使用的照射光在底层的层叠构造中的反射而被形成的膜。
其次，如图2所示，把保护层6用于掩膜，对反射防止膜5、氮化硅膜4、多晶硅膜3、底层氧化膜2以及衬底1进行有选择地蚀刻，并在衬底1的表面80内形成沟7、17和27。这里，沟7、17和27距离衬底1的表面80的深度是例如200～500nm。然后，除去保护层6及反射防止膜5。如这样，来准备具有沟7、17、27、底层氧化膜2、多晶硅膜3及氮化硅膜4的衬底1。
然后其次，如图3～9所示，在沟7的侧面81和底面82上形成绝缘膜。具体来说如图3、4所示，在衬底1的整个面上形成绝缘膜30，并在沟7、17、27内填充绝缘膜30。进一步具体地来说，如图3所示，为了消除沟7、17和27的侧面81和底面82的蚀刻损伤，对图2所示的工序中所得到的构造进行氧化处理。另外，通过其氧化处理来部分氧化多晶硅膜3，并形成喙形蚀像8。还有，把通过图3所示的氧化处理而在沟7、17和27的侧面81和底面82上被形成了的氧化硅膜、多晶硅膜3的氧化部分和底层氧化膜2合起来称为“绝缘膜9”。另外，在沟7、17和27的侧面81和底面82上被形成的绝缘膜9的厚度为10～50nm左右。然后，如图4所示，通过用HDP-CVD(High DensityPlasma-Chemical Vapor Deposition)法等等在衬底1上形成例如氧化硅膜的绝缘膜10，在衬底1的整个面上形成由绝缘膜9和10所构成的绝缘膜30，并在沟7、17和27之内填充该绝缘膜30。还有，通过对多晶硅膜3的一部分进行氧化而形成的喙形蚀像8，是为了防止由于下一工序之后被实施的对绝缘膜30的蚀刻而引起完成了的元件分离构造中的绝缘膜30的上面的端部低于衬底1的表面80而设置的。
这里通常，在形成STI构造等的元件分离构造时，当填充衬底表面内被形成了的沟的绝缘膜在衬底的整个面上形成了以后，并且在对该绝缘膜进行平坦化之前，被称为“预蚀刻工序”的工序将被进行。所谓“预蚀刻工序”是指，为了减少进行绝缘膜平坦化时的该绝缘膜的研磨量，在平坦化之前，对被沟所划分了的衬底的有源区上的绝缘膜进行蚀刻的工序。
当填充元件分离构造沟内的绝缘膜在衬底的整个面上形成了以后，如果对该绝缘膜用CMP(Chemical and Mechanical Polishing)来进行平坦化的话，由于CMP中所使用的研磨布的挠度等原因，将引起构成元件分离构造沟上的绝缘膜上面的中央部分被切削，从而使该绝缘膜的上面呈沟纹状。这种现象被称为“洼曲”，此洼曲会引起元件分离构造中绝缘膜厚度的面内均匀性的下降。为了避免此洼曲，在形成元件分离构造时，在平坦化工序之前，首先蚀刻被沟所划分了的衬底的有源区上的绝缘膜，然后再进行平坦化。本实施方式1中，部分除去沟7内的绝缘膜30，并留下沟7的侧面81和底面82上的绝缘膜30的工序是和此预蚀刻工序在同一工序中进行的。
如果进行具体说明的话，图5、6表示对绝缘膜30进行有选择地蚀刻，部分除去沟7内的绝缘膜30，并留下沟7的侧面81和底面82上的绝缘膜30的工序，预蚀刻工序将在此工序中进行。如图5所示，在绝缘膜30上形成使沟7上的绝缘膜30、被沟7所划分了的衬底1的有源区91上的绝缘膜30和被沟17所划分了的衬底1的有源区90上的绝缘膜30露出的保护层11。还有，本说明书中，被沟7所划分了的有源区91包含上述图2中被沟7a和沟7b所划分了的有源区及被沟7b所划分了的有源区两者。同样，被沟17所划分了的有源区90包含上述图2中被沟17a和沟17b所划分了的有源区及被沟17b所划分了的有源区两者。
然后，如图6所示，把保护层11用于掩膜，用各向异性蚀刻对绝缘膜30进行有选择地蚀刻，部分除去沟7内的绝缘膜30，留下沟7的侧面81和底面82上的绝缘膜30，并且除去衬底1的有源区90、91上的绝缘膜30的一部分。这里被使用的各向异性蚀刻是例如反应性离子蚀刻。另外，残存在沟7的侧面81和底面82上的绝缘膜30的厚度是按照下一个工序以后的蚀刻中，在沟7内衬底1将不会露出而被设定的。例如在沟7内，为了留下50～150nm左右厚度的绝缘膜30而调整蚀刻量。还有，此时氮化硅膜4起了作为蚀刻抑制器的作用。另外，图5、6所示的工序中，对构成元件分离构造的沟17、27当中，被沟17所划分了的衬底1的有源区90上的绝缘膜30进行蚀刻。但是，就被构成对半导体元件间进行分离的元件分离构造的沟27所划分了的衬底1的有源区92上的绝缘膜30而言，根据有源区92幅度的大小，有时在预蚀刻工序中被蚀刻。
其次，如图7所示，用CMP对绝缘膜30进行平坦化。然后，如图8所示，把堆积在氮化硅膜4侧面的绝缘膜30的除去作为目的，用湿处理对绝缘膜30进行蚀刻，接下来如图9所示，用湿处理来除去氮化硅膜4。如这样，在沟7的侧面81和底面82上形成绝缘膜。
其次，如图10所示，把绝缘膜30作为衬底1的保护膜而对多晶硅膜3进行有选择地蚀刻并除去。还有，这里用含有氨的混合液体进行蚀刻。之后，如图11所示，除去有源区90～92上的绝缘膜30和沟7上的绝缘膜30，并完成元件分离构造。用图11中的沟17和该沟17中被填充的绝缘膜30来构成作为对准标记而被使用的元件分离构造95，并用沟27和该沟27中被填充的绝缘膜30来构成对半导体元件间进行实际分离的元件分离构造96。
其次，把沟7或元件分离构造95作为对准标记来使用，在衬底1的有源区92上有选择地形成具有栅极绝缘膜22、栅电极23及侧壁24的例如MOS晶体管的栅极构造21。然后，在衬底1上形成例如氧化硅膜中搀入了硼或磷的BPTEOS(boro-phosphotetraethylorthosilicate)膜的层间绝缘膜13，并在层间绝缘膜13上打开接触孔14，再在该接触孔14中埋入接触插头16。然后，为了与接触插头16接触而在层间绝缘膜13上形成接线15。
如上所述，根据本实施方式1所涉及的半导体装置的制造方法，在蚀刻多晶硅膜3时，把绝缘膜30作为保护膜来使用。通常，因为除去多晶硅膜3时所被使用的蚀刻对于硅衬底的衬底1来说是没有选择性的，所以如果在沟7的侧面81和底面82上绝缘膜30还没有被形成就对多晶硅膜3进行蚀刻时，沟7的表面将被蚀刻，从而使得沟7的形状与设计值发生变化。但是，本实施方式1所涉及的半导体装置的制造方法中，因为在沟7的侧面81和底面82上绝缘膜30已被形成，并在蚀刻多晶硅膜3时把该绝缘膜30作为了保护膜，所以在对多晶硅膜3进行蚀刻时，沟7的侧面81和底面82将不会被蚀刻。因此，作为对准标记而被使用的沟7的形状就不会改变，从而可以防止光刻工序中重叠精度的下降。
另外，本实施方式1中的图6所示的工序中，部分除去沟7内的绝缘膜30时，使用的是各向异性蚀刻。在图6所示的工序中，由于湿处理而使用了各向同性蚀刻时，因为绝缘膜30过厚，所以通常情况下在沟7的侧面81上留下绝缘膜30是困难的。在沟7的侧面81上没有绝缘膜30的状态下，对多晶硅膜3进行蚀刻时，沟7的侧面81将被蚀刻，使得沟7的形状与设计值发生变化。本实施方式1所涉及的半导体装置的制造方法中，图6所示的工序中，因为使用各向异性蚀刻，所以与使用各向同性蚀刻相比，在沟7的侧面81和底面82两者上留下绝缘膜30将变得容易。因此，与使用各向同性蚀刻相比，可以可靠地防止光刻工序中重叠精度的下降。
另外，本实施方式1中，如图5、6所示，部分除去沟7内绝缘膜30的工序和预蚀刻工序是在同一个工序中进行的。虽然沟7内绝缘膜30的除去在预蚀刻工序之后进行也是可能的，但是这种情况下，因为必须进行再度光刻工序，所以工序数将有大幅度的增加。本实施方式1所涉及的半导体装置的制造方法中，因为沟7内的绝缘膜30和被沟17所划分了的有源区90上的绝缘膜30是在同一工序中被蚀刻的，所以与分别用不同的工序来蚀刻沟7内的绝缘膜30和被沟17所划分了的有源区90上的绝缘膜30的情况相比，可以减少工序数的增加。换句话说，根据本实施方式1所涉及的半导体装置的制造方法，在部分除去图5、6所示的沟7内的绝缘膜30的工序中，因为要进一步除去有源区90上的绝缘膜30，所以与用和图5、6所示的工序所不同的工序来除去有源区90上的绝缘膜30的情况相比，可以减少工序数的增加。
实施方式2图12～17是表示本发明实施方式2所涉及的半导体装置制造工序的断面图。本实施方式2所涉及的半导体装置的制造方法与上述实施方式1中所涉及的半导体装置的制造方法的不同之处在于，在沟7的侧面81和底面82上形成绝缘膜方法的不同。下面将对本实施方式2所涉及的半导体装置的制造方法进行具体地说明。还有，图12所示工序之前的工序以及图17所示工序之后的工序与实施方式1中的图1～5、11所示的工序相同，因此将省略有关的具体说明。
首先，如图1、2所示，准备如下衬底。即、沟7、17和27在表面80内被形成，并且避开该沟7、17和27在表面80上按照底层氧化膜2、多晶硅膜3和氮化硅膜4的顺序被层叠而被形成了的衬底1。然后，如图3～5、12～16所示，在沟7的侧面81和底面82上形成绝缘膜。具体来说，如图3、4所示，在衬底1的整个面上形成绝缘膜30，并在沟7、17和27内填充绝缘膜30。然后，如图5、12～14所示，对绝缘膜30进行有选择地蚀刻，使沟7的侧面81和底面82露出。对图5、12～14所示工序进行具体说明的话，如图5所示，在绝缘膜30上形成使沟7上的绝缘膜30、衬底1的有源区91上的绝缘膜30和衬底1的有源区90上的绝缘膜30露出的保护层11。其次，如图12所示，把保护层11用于掩膜，并把氮化硅膜4作为蚀刻的抑制器，用各向异性蚀刻对绝缘膜30进行有选择地蚀刻，除去被沟17所划分了的衬底1的有源区90上的绝缘膜30的一部分(预蚀刻工序)，并且使沟7的底面82露出。这里被使用的各向异性蚀刻是例如反应性离子蚀刻。
其次，如图13所示，用CMP来进行绝缘膜30的平坦化。然后，如图14所示，用湿处理对绝缘膜30进行有选择地蚀刻，除去残存在氮化硅膜4侧面上的绝缘膜30，并且使沟7的侧面81露出。如这样，对绝缘膜30进行有选择地蚀刻，从而使沟7的侧面81和底面82露出。
其次，如图15所示，在沟7的侧面81和底面82上形成绝缘膜40。具体来说，对图14所示的工序中被得到的构造进行氧化处理，通过对衬底1进行氧化，用绝缘膜40来覆盖沟7的侧面81和底面82。还有，沟7内绝缘膜40的厚度设定为，下文中论述的多晶硅膜3的蚀刻工序中衬底1将不会露出的厚度。例如，沟7内的绝缘膜40的厚度为10～50nm左右。然后，如图16所示，例如在湿处理中对氮化硅膜4进行有选择地蚀刻并除去。本实施方式2中，如这样，在沟7的侧面81和底面82形成绝缘膜。
其次，如图17所示，把绝缘膜40作为对衬底1的保护膜而对多晶硅膜3进行有选择地蚀刻并除去。还有，这里用含有氨的混合液体来进行蚀刻。然后，如上述图11所示，除去有源区90～92上的绝缘膜30和沟7上的绝缘膜40，形成栅极构造21、层间绝缘膜13及接触孔14，并在该接触孔14内埋入接触插头16。然后，形成接线15。
如上所述，根据本实施方式2所涉及的半导体装置的制造方法，图5、12～14所示的工序中，对绝缘膜30进行有选择地蚀刻，使沟7的侧面81和底面82露出，之后，在沟7的侧面81和底面82上形成绝缘膜40。上述实施方式1所涉及的半导体装置的制造方法中，通过部分除去沟7内的绝缘膜30，并在沟7的侧面81和底面82上留下绝缘膜30，来在沟7的侧面81和底面82上形成绝缘膜。通常，为了调整蚀刻量以使在沟7的侧面81和底面82上留下绝缘膜30，准确的蚀刻量的调整是必要的，因此，实施方式1所涉及的半导体装置的制造方法中，为了在沟7的侧面81和底面82上形成绝缘膜，严格的蚀刻量的管理是必要的。
然而，本实施方式2所涉及的半导体装置的制造方法中，因为是在对绝缘膜30进行有选择地蚀刻，使沟7的侧面81和底面82露出之后再在沟7的侧面81和底面82上来形成绝缘膜40的，所以，与不要求蚀刻量的管理，部分除去沟7内的绝缘膜30，并在沟7的侧面81和底面82上留下绝缘膜30相比，可以容易地在沟7的侧面81和底面82形成绝缘膜。
当在衬底1的表面80上形成了复数的沟7时，上述本实施方式1所涉及的半导体装置的制造方法中，有必要对蚀刻量进行调整，使所有沟7内的绝缘膜30的厚度都达到均匀。通常，这是不容易的，因为进行蚀刻时的蚀刻量在薄膜面内呈不均匀分布。因此，有的沟7内的绝缘膜30极薄，这种情况下，把该绝缘膜30作为保护膜来使用而对多晶硅膜3进行有选择地蚀刻时，沟7内的绝缘膜30全部被蚀刻，甚至连衬底1也会被蚀刻，从而使沟7的形状与设计值发生变化。因此，存在不能充分地防止光刻工序中重叠精度下降的情况。
然而，本实施方式2所涉及的半导体装置的制造方法中，使沟7的侧面81和底面82露出一次，通过这之后的氧化处理，在沟7的侧面81和底面82上形成绝缘膜40。虽然即使是通过氧化处理在沟7内形成绝缘膜40的情况，该绝缘膜40的厚度也会在薄膜面内产生分布不均，但是通常，通过调整氧化量，可以减少其分布的不均。因此，像实施方式1那样，调整蚀刻沟7内的绝缘膜30时的蚀刻量，不是试图达到所有沟7内的绝缘膜30厚度的均匀，而是能够减少沟7内的绝缘膜30厚度的在薄膜面内的分布不均。其结果，可以可靠地防止光刻工序中重叠精度的下降。
另外，本实施方式2中，如上述图5、12～14所示，对绝缘膜30进行有选择地蚀刻，使沟7的侧面81和底面82露出。然后，图5、12～14所示的工序中，进一步除去被沟17所划分了的有源区90上的绝缘膜30。虽然使除去有源区90上的绝缘膜30的工序，即预蚀刻工序在使沟7的侧面81和底面82露出的工序之前进行是可能的，但是，这时光刻工序有所增加，因此使工序数有大幅度的增加。本实施方式2所涉及的半导体装置的制造方法中，对绝缘膜30进行有选择地蚀刻，使沟7的侧面81和底面82露出，并且除去被沟17所划分了的有源区90上的绝缘膜30，因此，与使沟7的侧面81和底面82露出的工序和除去有源区90上的绝缘膜30的工序在完全不同的工序中进行的情况相比，可以降低工序数的增加。换句话说，根据本实施方式2所涉及的半导体装置的制造方法，图5、12～14所示的使沟7的侧面81和底面82露出的工序中，进一步除去被沟17所划分了的有源区90上的绝缘膜30，因此，比起用与图5、12～14所示工序所不同的工序来除去有源区90上的绝缘膜30的情况，可以减少工序数的增加。
实施方式3图18是表示本发明实施方式3所涉及的半导体装置构造的模拟断面图。如图18所示，本实施方式3所涉及的半导体装置具备如下。即、作为对准标记而被使用的沟70a、70b、分别来构成的元件分离构造73的沟71a、71b以及同样构成的元件分离构造76的沟74在表面77内被形成了的衬底60；各个沟71a、71b内被填充了的绝缘膜72；沟74内被填充了的绝缘膜75；绝缘膜51；通过绝缘膜51在沟70a、70b上被形成了的栅电极材料50；被沟74所划分了的衬底60的有源区79上被有选择地形成了的栅极构造61；覆盖栅极构造61、栅电极材料50及绝缘膜72、75而在衬底60上被形成了的层间绝缘膜68；在层间绝缘膜68上被形成了的直达衬底60的表面77的接触孔65；接触孔65内被填充了的接触插头66以及为了与接触插头66接触而在层间绝缘膜68上被形成了的接线67。
这里，和上述实施方式1、2中的沟7a、7b一样，例如沟70a把衬底60的有源区划分为近似四方形，而沟70b则把被沟70a所划分了的有源区进一步划分为近似四方形。另外，和沟70a、70b一样，例如沟71a把衬底60的有源区划分为近似四方形，而沟71b则把被沟71a所划分了的有源区进一步划分为近似四方形。然后，例如沟74把衬底60的有源区划分为近似四方形。还有在下文中，有时把沟70a和70b合起来称为“沟70”，把沟71a和71b合起来称为“沟71”。这样，沟71和绝缘膜72就构成了作为对准标记而被使用的元件分离构造73，沟74和绝缘膜75就构成了对半导体元件间进行实际分离的元件分离构造76。
上述栅电极材料50也被形成在了被沟70所划分了的衬底60的有源区78上。还有，本说明书中，被沟70所划分了的有源区78包含图18中被沟70a和70b所划分了的有源区和被沟70b所划分了的有源区两者。
另外，栅极构造61是例如MOS晶体管的栅极构造，其具有栅极绝缘膜62、由栅电极材料50构成的栅电极63和侧壁64。另外，栅电极材料50是例如多晶硅或多晶硅化钨。
其次，对上述图18所示的半导体装置的制造方法加以说明。图19～21是表示本实施方式3所涉及的半导体装置制造工序的断面图。如图19所示，准备作为对准标记而被使用的沟70和元件分离构造73、76在表面77内被形成了的衬底60。这里，通过使用例如上述实施方式1、2所涉及的半导体装置的制造方法，可以准备图19所示的衬底60。具体来说，使用实施方式1所涉及的半导体装置的制造方法时，在上述图10所示的构造中，通过除去沟7上的绝缘膜30和有源区90、91、92上的绝缘膜30，可以准备图19所示的衬底60。另外，使用实施方式2所涉及的半导体装置的制造方法时，在上述图17所示的构造中，通过除去沟7上的绝缘膜40和有源区90、91、92上的绝缘膜30，可以准备图19所示的衬底60。
其次，如图20所示，覆盖沟70及元件分离构造73、76，在衬底60上形成绝缘膜51，并在其绝缘膜51上形成例如厚度为100～300nm的栅电极材料50。换句话说，覆盖沟70及元件分离构造73、76，在衬底60上通过绝缘膜51来形成栅电极材料50。然后，如图21所示，利用光刻技术，持续留下沟70及有源区78上被形成了的绝缘膜51及栅电极材料50，并对绝缘膜51及栅电极材料50进行有选择地蚀刻，形成侧壁64，在衬底60上有选择地形成栅极构造61。还有，栅极构造61的栅极绝缘膜62是蚀刻之后的绝缘膜51。另外，在蚀刻绝缘膜51及栅电极材料50时，例如各向异性蚀刻被使用。然后，覆盖栅极构造61、栅电极材料50及元件分离构造73、76，在衬底60上形成层间绝缘膜68，并在其层间绝缘膜68打开直达衬底60的接触孔65。然后，在接触孔65内埋入接触插头66，为了与该接触插头66接触而在层间绝缘膜68上形成接线67，从而得到图18所示的半导体装置。
如上所述，根据本实施方式3所涉及的半导体装置的制造方法，没有对在沟70上被形成了的栅电极材料50进行蚀刻。图21所示的工序中，对沟70上的栅电极材料50也进行蚀刻时，对沟70内的栅电极材料50进行完全蚀刻是困难的，如图22所示，在沟70的侧面上残存有栅电极材料50。因此，在沟70内，由于栅电极材料50被形成的部分以及衬底60的露出部分的存在，使得把沟70作为对准标记来使用时的重叠精度下降。本实施方式3所涉及的半导体装置的制造方法中，因为没有对沟70上被形成了的栅电极材料50进行蚀刻，所以对栅电极材料50进行有选择地蚀刻时，可以防止沟70内栅电极材料50残渣的发生。因此，可以防止光刻工序中的重叠精度的下降。
另外，就上述内容而换句话来说，根据图18所示的本实施方式3所涉及的半导体装置，因为是在沟70上被形成了的栅电极材料50没有被蚀刻的情况下而被制造的，所以可以防止由于对沟70内的栅电极材料50进行蚀刻时而发生的栅电极材料50的残渣所引起的光刻工序中的重叠精度的下降。
还有，上述实施方式1～3中，虽然形成了作为对准标记被使用的元件分离构造73、95和同样作为对准标记而被使用的沟7、70的两者，但是不用说，本发明也适用于只形成作为对准标记而被使用的沟7、70的情况。
发明效果根据本发明中的权利要求1或权利要求2所涉及的半导体装置的制造方法，因为对第1膜进行蚀刻时把第2膜作为保护膜，所以对第1膜进行蚀刻时，第1沟的侧面和底面不会被蚀刻，因此，作为对准标记而被使用的第1沟的形状就不会改变，这样就可以防止光刻工序中的重叠精度的下降。
另外，根据本发明中的权利要求3所涉及的半导体装置的制造方法，因为在部分除去第1沟内的绝缘膜时使用了各向异性蚀刻，所以与使用各向同性蚀刻相比，在第1沟的侧面和底面的两者上留下绝缘膜将变得容易。因此，与使用各向同性蚀刻相比，可以防止光刻工序中的重叠精度的下降。
另外，根据本发明中的权利要求4所涉及的半导体装置的制造方法，工序(b-2)中，对绝缘膜进行有选择地蚀刻，使第1沟的侧面和底面露出，之后，工序(b-3)中，因为在第1沟的侧面和底面形成有绝缘膜，因此与部分除去第1沟内的绝缘膜并在第1沟的侧面和底面上留下绝缘膜的情况相比，可以容易地在第1沟的侧面和底面上形成绝缘膜。
另外，根据本发明中的权利要求5所记载的半导体装置的制造方法，工序(b-2)中，使第1沟的侧面和底面露出一次，之后，工序(b-2)中，通过氧化处理，在第1沟的侧面和底面上形成第2绝缘膜。即使是通过氧化处理在第1个沟内形成第2绝缘膜的情况，该第2绝缘膜的厚度也会在薄膜面内产生分布不均，但是通常，通过对氧化量的调整，可以减少其分布的不均。因此，调整蚀刻第1沟内的绝缘膜时的蚀刻量，不是为了试图达到所有的第1沟内的绝缘膜厚度的均匀，而是能够减少第1沟内的第2绝缘膜中的厚度在薄膜面内的分布不均。其结果，可以可靠地防止光刻工序中重叠精度的下降。
另外，根据本发明中的权利要求6所涉及的半导体装置的制造方法，工序(b-2)中，进一步除去了被第2沟划分了的衬底的有源区上的绝缘膜。因此，与在与工序(b-2)不同的工序中除去被第2沟划分了的衬底的有源区上的绝缘膜的情况相比，可以减少工序数的增加。
另外，根据本发明中的权利要求8所涉及的半导体装置的制造方法，因为没有对在沟上被形成了的栅电极材料进行蚀刻，所以对栅电极材料进行有选择地蚀刻时，可以防止沟内栅电极材料残渣的发生。因此，可以防止光刻工序中的重叠精度的下降。
权利要求
1.一种半导体装置的制造方法，其包括(a)准备在表面内形成作为对准标记而被使用的第1沟，并避开上述第1沟，在上述表面上形成了第1膜的衬底的工序；(b)在上述第1沟的侧面和底面上形成第2膜的工序；(c)把上述第2膜作为保护膜，对上述第1膜进行有选择地蚀刻的工序。
2.权利要求1中所记载的半导体装置的制造方法，其中上述工序(b)，包括(b-1)在上述衬底的整个面上形成绝缘膜，并在上述第1沟内填充上述绝缘膜的工序；(b-2)对上述绝缘膜进行有选择地蚀刻，部分除去上述第1沟内的上述绝缘膜，并在上述第1沟的侧面和底面留下上述绝缘膜的工序，上述第2膜，是由上述工序(b-2)的实施而得到的残存在上述第1沟内的上述绝缘膜。
3.权利要求2中所记载的半导体装置的制造方法，其中上述工序(b-2)中被实施的蚀刻是各向异性蚀刻。
4.权利要求1中所记载的半导体装置的制造方法，其中上述工序(b)，包括(b-1)在上述衬底的整个面上形成绝缘膜，并在上述第1沟内填充上述绝缘膜的工序；(b-2)对上述绝缘膜进行有选择地蚀刻，使上述第1沟的侧面和底面露出的工序；(b-3)在上述第1沟的上述侧面和上述底面形成第2绝缘膜的工序，上述第2膜是上述第2绝缘膜。
5.权利要求4中所记载的半导体装置的制造方法，其中在上述工序(a)中所准备的上述衬底的上述表面内，形成复数的上述第1沟，上述工序(b-3)中，通过对上述衬底进行氧化，在各个上述第1沟的上述侧面和上述底面上形成上述第2绝缘膜。
6.权利要求2至权利要求5之一所记载的半导体装置的制造方法，其中在上述工序(a)中所准备的上述衬底的上述表面内，构成元件分离构造，划分上述衬底有源区的第2沟被进一步形成；上述工序(b-1)中，在上述衬底的整个面上形成上述绝缘膜，并在上述第2沟内填充上述绝缘膜；上述工序(b-2)中，对上述绝缘膜进行有选择地蚀刻，并进一步除去被上述第2沟所划分了的上述有源区上的上述绝缘膜。
7.权利要求6中所记载的半导体装置的制造方法，其中上述元件分离构造作为对准标记而被使用。
8.一种半导体装置的制造方法，其包括(a)准备在表面内形成了作为对准标记被使用的沟的衬底的工序；(b)覆盖上述沟，在上述衬底上形成栅电极材料的工序；(c)持续留下在上述沟上被形成了的上述栅电极材料，对上述栅电极材料进行有选择地蚀刻，并在上述衬底上有选择地形成栅极构造。
全文摘要
准备在表面80内形成作为对准标记而被使用的沟7和构成元件分离构造的沟17、27，避开沟7、17、27，在表面80上形成有多晶硅膜3的衬底1，并在沟7、17、27内填充绝缘膜30。对绝缘膜30进行有选择地蚀刻，部分除去沟7内的绝缘膜30，并在沟7的侧面81和底面82上留下绝缘膜30。然后，把沟7内的绝缘膜30作为保护模，对多晶硅膜3进行有选择地蚀刻。由于把沟7内的绝缘膜30作为保护膜来使用，所以不会有衬底1被蚀刻而沟7的形状发生变化。因此，可以防止光刻工序中重叠精度的下降。由此，提供防止光刻工序中重叠精度下降的技术。
文档编号H01L23/544GK1440049SQ02147250
公开日2003年9月3日 申请日期2002年10月21日 优先权日2002年2月19日
发明者北泽雅志, 山下朋弘, 黑井隆 申请人:三菱电机株式会社