半导体器件及其驱动方法

专利名称：半导体器件及其驱动方法
技术区域本发明是涉及半导体器件及其驱动方法，特别是涉及可使用于类神经网络电脑(类神经电脑)等的能够保持多值信息的半导体器件及其驱动方法。
背景技术：
随着多媒体的发展，另一方面，也提高了对半导体器件的性能提高的要求。为了处理大容量的数码信息，例如，对于个人电脑的CPU，亦已开始在市面上贩卖达到1GHz以上高速动作的CPU。
对于如此的提高半导体器件性能的要求，半导体厂商到目前为止，主要是通过半导体器件的精细化的制造技术来提高其性能而进行对应的。
但是，对于半导体器件的精细化，在被指出其具有物理性界限存在的现在，超过目前技术的精细化而来提高半导体器件的性能，从制造成本的观点而言不再寄予厚望。
而作为解决上述要求的方法，对于到目前为止所使用的[1]和
的2值信号进行运算的数码信息处理技术，正在研究转变为3值、4值的信息的多值化技术，更进一步应用该多值化技术来模仿生物的脑部分机能的运算处理的电脑(类神经电脑)技术等。
生物脑部分的基本构成，是具有运算机能的称之为类神经的神经细胞，以及传递该运算结果与其他类神经的，即所谓担负配线功能的神经纤维。
在类神经电脑中，是由相当于类神经的半导体元件所组成的多数的类神经部分，以及传递信号与类神经部分且附加了加权值的多数的突触部分所构成。以下，称该类神经部分与突触部分的组合部分为类神经元件。
具有来自前段的复数个类神经元件不同“加权值(加权系数)”的信息信号，当输入到某个类神经元件时，在这个类神经元件中相加信息信号，而当该信息信号的和超过阈值(阈值)时，类神经元件就“触发”，信号就输出给下一段的类神经元件。通过如此的重覆动作，信息即被处理。
此外，生物脑的学习过程是呈现一种持续改变突触结合中的加权值的过程。也就是，对于各种输入信号的组合，加权值是逐步被修正以获得正确的输出信号，最后稳定在最佳值上。
而为了构成具有如此学习机能的类神经网络，是必须能适度变更各突触结合的强度、且有必要存储该变更值。因此，多值技术是为实现类神经电脑所必须的技术。
上述的类神经电脑是多值技术应用的一个例子，当然，对稳定地存储多值信息的多值存储器的研究亦正方兴未艾。从这些方面可知，信息的多值化技术是在未来的半导体器件中，将成为极其重要的技术。
做为这样的多值化技术的例子，在日本国特开平8·124378“强电介质存储器”中记载有利用强电介质的极化滞后现象在1个存储器单元上存储3值以上的信息的以前技术。
图49，是具有多值存储器功能的从前的半导体器件的剖面图。该图中，从前的半导体器件的存储器单元，是具有硅衬底1107；阱线BUL1和阱线BUL2，其埋设在硅衬底1107内；PZT膜1109，其由分别设置于阱线BUL1和阱线BUL2上的强电介质所组成；字线WL1，其设置于PZT膜1109上；位线BL1，其设置于字线WL1和阱线BUL1的上方；位线BL2，其设置于字线WL1和阱线BUL2的上方。此外，在阱线BUL1和阱线BUL2内，分别设有未图示的漏极和源极，位线BL1是介于位接点(未图示)和阱线BUL1内的漏极相连接，位线BL2也是介于位接点和阱线BUL2内的漏极相连接。
信息的写入，是通过施加电压于字线WL1、阱线BUL1及阱线BUL2来改变PZT膜1109的极化进行的。
图50，是表示在上述从前例子的各存储器单元中，施加于栅极电极的电压VGB(＝栅极电极的电位——阱电位)与强电介质的极化的大小的关系(滞后现象特性)的曲线图。由于强电介质是具有滞后现象特性，而因施加电压的经历使极化状态产生变化，即使消去电压，亦残留有如图50的点A、点B、点C所示的极化状态。在强电介质上施加饱和极化的V＝V1的电压后消去电压，极化变成点A的状态；当施加V＝V2的电压后消去电压，或者是在施加V＝V1的电压后，再施加了V＝-V2的电压后，然后再消去电压，极化成为点C的状态；当施加V＝-V1的电压后消去电压，极化成为点B的状态。
图51，是表示对应于图50的强电介质为点A、点C及点B的状态时的存储器单元的漏极电流I和栅极电压VGB的关系的曲线图。该图中，左侧的曲线对应于点A的状态，中央的曲线对应于点C的状态，右侧的曲线对应于点B的状态。在点A的状态中，因为强电介质为正且大的极化，故存储器单元的阈值电压VtA，比未极化的点C状态的阈值电压VtC更小。此外，在点B的状态中，因强电介质为负且大的极化，故存储器单元的阈值电压VtB，比未极化的点C状态的阈值电压VtC更大。如此，由在点A、点C及点B所示的3个极化状态改变强电介质，能控制存储器单元的阈值电压于不同的3种类之中，故能对应于该阈值电压的值存储3值信息于存储器单元。进一步利用上述从前技术的点A及点C之间的极化状态，可实现更多的多值化。
(本发明所要解决的课题)然而，上述的从前例是具有所谓难以正确获得极化状态“C”的根本性的课题。从前的技术中，是施加适当的电压且弱极化电介质后，这样消去电压后极化才会接近于零，但由图50可知，强电介质的滞后现象是相对于在抗电压Vc附近具有大的变化的特性方面，因-V2的绝对值将接近于Vc的值，故其控制极为困难，且V2的值只要受到干扰等的小小的影响，在消去电荷后的极化值就会产生大的变化。而且，除了如此写入电压的偏差以外，还由于强电介质的结晶状态或膜厚等的变化，抗电压Vc就会变化，故其结果是极难稳定地获得高信赖的再现性优良的多值存储特性。且，本说明书中所称的抗电压，指的是使强电介质的滞后现象产生大的变化，改变强电介质电容器的电荷分布所必须的电压。

发明内容
本发明的目的是提供一种可能稳定地存储高信赖性信息，且可做为类神经电脑使用的半导体器件及其驱动方法。
(解决课题的方法)本发明的第1半导体器件，是具备配置有半导体衬底；存储部分，由第1电容器和第2电容器组成，其中，第1电容器，是由形成于上述半导体衬底上的第1上部电极、第1电介质层、及第1下部电极所构成；第2电容器，是由形成于上述半导体衬底上的第2上部电极、第2电介质层、及第2下部电极所构成。一种可保持3值以上信息的半导体器件，上述第1电介质层和上述第2电介质层的滞后特性中，它们的抗电压值不同。
所以，在全体电容器的滞后现象曲线中，形成了准稳定点，即便是在写入电压发生变化的情况下，也能稳定地存储3值以上的信息。
在动作时，由于上述第1电容器的极化方向和上述第2电容器的极化方向成为相互相同方向的状态，所以，又由于在第1电容器和第2电容器抗电压的不同，在滞后现象曲线上就能产生1个以上的准稳定点。这个结果，就能稳定地存储3值以上的信息。
此外，还具有形成于上述半导体衬底上的栅极绝缘膜、及由形成于上述栅极绝缘膜上的导体膜所制成的栅极电极的晶体管；由上述第1下部电极和上述第2下部电极通过上述栅极电极作成了一体化，所以，能减少稳定地进行多值信息的存储动作的半导体器件的制造工序数，就能抑制半导体器件的制造成本。
此外，还具有形成于上述半导体衬底上的栅极绝缘膜和由形成于上述栅极绝缘膜上的半导体膜所制成的栅极电极；由上述第1下部电极和上述第2下部电极是各自与上述栅极电极相连接，所以，施加于电容器的电压就能传递给栅极电极，又由于存储部分的状态可改变流通于电压施加时的漏极电流，故能稳定地存储多值信息。
上述第1电容器及上述第2电容器的各自的极化，在由0至饱和为止的前半过程，由于相对于电压变化的极化的变化率的不同，即能确实地形成准稳定点于全体电容器的滞后现象曲线上。也就是，在写入电压因干扰等而变动时，亦能稳定地进行存储动作。
此外，由于上述第1电介质层及上述第2电介质层均具有强电介质层，所以，通过施加电压于电容器后的残留极化而能获得对应于多值的极化状态，所以，进行多值存储动作就成为可能。
由上述第1上部电极和上述第2上部电极是互相连接的状态，而能在同一配线施加写入电压。
由于上述第1电介质层与上述第2电介质层成为相互共用的状态，与分别形成第1电介质层与第2电介质层的情况相比，能缩小存储部分的面积，且亦能减少制造工序。
还具有，构成上述第1电介质层和上述第2电介质层的构件材料相同，且上述第1电容器与上述第2电容器并联连接的常电介质电容器。
由于还具有了介于上述第2电容器与上述栅极电极之间设置的电容器，所以能改变第2电容器的外在抗电压，能进一步提高设计的自由度。
由于上述第1电介质层和上述第2电介质层的面积相互不同，就能改变电容器的抗电压。
由于上述第1电介质层和上述第2电介质层是由互不相同的材料所构成的，所以，形成相互不同的第1电容器及第2电容器的抗电压就成为容易的了。
由于上述第1电介质层的膜厚和上述第2电介质层的膜厚互为不同，就能形成互不相同的第1电容器及第2电容器的抗电压。
由于上述第1电容器和上述第2电容器的相互电极面积比，即(上述第1电容器的面积)/(上述第2电容器的面积)的值在0.2以上2以下，所以，在以相同材料制成第1电介质层和第2电介质层的情况下，即能做到存储信息的分离性高，又能稳定地保持3值信息。
特别是，当上述第1电容器和上述第2电容器的电极面积比在0.5以上2以下时，存储信息的分离性高，且即使是4值以上的信息，亦能实现稳定地保持信息的半导体器件。
本发明的第2半导体器件是具有控制电压供应部分；具有储存电荷机能的，且包含栅极电极的场效应晶体管；及相互并联设置于上述控制电压供应部分和上述栅极电极之间的电容元件与电阻元件，由此能保持多值信息。
由此，在施加写入电压于电阻元件时，电流即流通于该电阻元件中，这样电荷就能储存于栅极电极，就能改变场效应晶体管的阈值。此外，场效应晶体管是作成复数个状态，其状态可以保持一定的时间，所以能保持多值的信息。进而，能对应于场效应晶体管的漏极电流的变化而读取信息，故不仅可作为多值存储器使用，亦能在类神经电脑中作为附有信号加权值的元件而使用。
由于对上述栅极电极的电荷注入，是通过上述控制电压供应部分来实施，所以可以是与闪光存储器不同的方法实施电荷注入。
由于对应于储存在上述栅极电极的电荷量，具有能连续保持多值信息的逻辑存储器的功能，所以，与闪光存储器等相比，能使用于附加加权值的类神经电脑的多重用途。
此外，由于上述电阻元件是由电介质材料所构成，储存于栅极电极的电荷就不易漏失，所以与如由非掺杂的硅形成电阻元件的情况相比，更能长时间保持输入的信息。此外，由于能在晶体管上形成电阻元件，所以亦能缩小单元面积。
上述控制电压供应部分形成了上部电极，且上述场效应晶体管的栅极电极连接于中间电极，上述电容元件是由上述上部电极、上述中间电极，以及上述上部电极和上述中间电极所夹的电介质层所构成的电介质电容器，且由于上述电介质层的电阻成份是做为上述电阻元件之一起作用的，所以，例如电介质电容器的电介质层与电阻元件为同一体亦可，所以在这种情况下，与分别设置电阻元件和电介质层的情况相比，可缩小器件的面积。
由于上述电阻元件的电阻值是对应于施加在上述电阻元件的电场强度而变化的，所以就能调节储存于栅极电极的电荷量。
此外，由于上述电阻元件的电阻值，在施加于上述电阻元件的电场强度为既定值以下时取为大致一定的值，若电场强度超过上述既定值时则变低，例如，进行超过既定值的电场以短时间储存电荷于栅极电极的情况、以及进行既定值以下的电场以较长时间储存电荷的情况等，可通过复数个的方法驱动器件。
由于流通于上述电阻元件的通过电流，在施加于上述电阻元件两端的电压的绝对值为所定值以下时，施加电压大致以正比例增加，而当施加的电压的绝对值为超过上述所定值时，则显示出指数函数性的增加的特性，所以，如上所述，由复数个方法驱动器件成为可能。
此外，由于流通于上述电阻元件的通过电流对应于电压大致成正比例增加的电压范围，是每上述电阻元件的单位面积上流通的通过电流为100(mA/cm2)以下，所以，能在一定时间内保持写入了的信息或者是其经历的信息。又，信息的保持时间(回复时间)，是通过电流愈小则愈长。
由于上述电容元件具有强电介质层，上述电阻元件中至少有1个是由强电介质层材料所构成的，即便是由强电介质层的极化方向也能改变中间电极及栅极电极的电荷储存量，所以本发明的半导体器件，与使用具有常电介质层的电容元件的情况相此，是能作为取得更多值的多值存储器而使用。此外，亦可作为有附加加权值的自由度高的类神经元件而使用。
由于还具有和上述电容元件分别设置的至少1个的电阻元件，就能使用具有各种特性的材料于电阻元件，所以，能更容易地实现有效率地保持多值的半导体器件。
由于与上述电容器分别设置的电阻元件，是含有自Ba、Sr、Ti、Zn、Fe、Cu中所选出的元素氧化物或自SiC、Si、Se中所选出的1个的稳定构件，就能在电阻元件的电阻值小的电压区域中注入电荷于栅极电极，能在电阻值大的电压区域中进行微调控制这一类的控制成为可能。
与上述电容器分别设置的电阻元件，可以为互相并联连接，且互相反向配置的二级管。
甚至还可以具有MIS晶体管，上述MIS晶体管的导通电阻是作为和上述电容器分别设置的电阻元件而动作的一种构成。
和上述电容器分别设置的电阻元件，是可为由依结晶性而电阻值发生改变的可变电阻材料所制成的电阻变化元件。
此外，由于是作为类神经电脑的突触部分而使用的，所以，就成为能实现高性能的类神经电脑了。
接下来，本发明的半导体器件的驱动方法，是具有控制电压供应部分；具有储存电荷机能的栅极电极的场效应晶体管；及并联介于上述控制电压供应部分和上述栅极电极之遮止间设置的电容元件与电阻元件的半导体器件的驱动方法；它包含有步骤(a)，是通过施加写入电压于上述电阻元件的两端，经过上述电阻元件改变储存于上述栅极电极的电荷量，同时改变上述场效应晶体管的阈值电压；步骤(b)，是对应于上述场效应晶体管的漏极电流的变化读取信息。
由该方法，因在步骤(a)施加电压于电容元件及电阻元件而保持写入信息于一定时间，而且在步骤(b)中，读取对应于上述场效应晶体管的漏极电流的变化的多值信息，所以能作为多值存储器而驱动本发明的半导体器件。此外，在使用于类神经电脑的情况时，亦可作为具有附加加权值于输入信息的机能的元件而使用。
此外，由于上述电容元件是具有电介质层的，这样储存于栅极电极的电荷就难以漏失，所以，例如与由电阻值低的非掺杂硅形成电阻元件的情况相比，能更长时间地保持输入的信息。
在上述步骤(a)中，由于若施加于上述电阻元件的两端的写入电压的绝对值为所定值以下时，则流通于上述电阻元件的通过电流是大致正比例于写入电压而增加，而在写入电压的绝对值为超过上述所定值时，通过电流则是对写入电压的增加为指数函数的形式增加，所以，当使用超过所定值的脉冲电压短时间进行信息的写入时，能与进行施加所定值以下的电压的情况分开使用。特别是在作为类神经元件使用的情况时，施加超过所定值的电压改变场效应晶体管的阈值从而实施学习动作，并能以较低的电压进行存储动作的重现。
此外，在上述步骤(a)中，当写入电压的绝对值在上述所定值以下时，能由施加写入电压的时间长度，进行储存于上述栅极电极的电荷量的控制。也就是，能以较简单的方法写入多值的信息。
在上述步骤(a)中，由于当写入电压的绝对值为在上述所定值以下时，流通于上述电阻元件的单位面积的通过电流是100(mA/cm2)以下，所以，能确保半导体器件的回复时间，也就是可以确保一定时间以上的信息保持时间。
在上述步骤(a)中，当施加于上述电阻元件的两端的写入电压绝对值超过上述所定值时，写入电压的脉冲幅宽互相相等，而由于写入电压的绝对值的大小能够控制储存于上述栅极电极的电荷量。也就是，由于写入电压的绝对值的大小能够写入多值信息，这种情况下，因能缩短写入时间，所以以较短的时间施行信息的存储成为了可能。
在上述步骤(a)中，当施加于上述电阻元件的两端的写入电压的绝对值超过上述所定值时，进行储存于上述栅极电极的电荷量的粗略调整，然而，当上述写入电压的绝对值降至上述所定值以下时，进行储存于上述栅极电极的电荷量的微量调整，由此，有效率地写入多值信息就成为可能。
上述步骤(a)中，由于施加于上述电阻元件的两端的写入电压的范围是与绝对值互为相等的正负范围内，所以，在施加正电压的情况和施加负电压的情况下，场效应晶体管的漏极电流特性互为不同，与仅施加正电压的情况相比，半导体器件保持更多的信息成为可能。


图1，是表示本发明的第1实施方式所涉及的多值存储器的俯视图。
图2，是表示本发明的第1实施方式所涉及的多值存储器中，图1的II-II剖面图。
图3，是表示本发明的第1实施方式所涉及的多值存储器中，图1的III-III剖面图。
图4(a)～图4(e)，是表示本发明的第1实施方式所涉及的多值存储器的制造步骤的剖面图。
图5，是表示本发明的第1实施方式所涉及的多值存储器的等效电路图。
图6，是表示电容器MFM1的电压－极化滞后现象特性(P-V特性)的图。
图7，是表示电容器MFM2的P-V特性的图。
图8，是表示电容器MFM1及电容器MFM2的P-V特性和整个电容器的P-V特性的图。
图9，是表示本发明的多值存储器中，使用3个电容器时的整个电容器的P·V特性的图。
图10，是表示本发明的第1实施方式的多值存储器中，施加于上部分栅极电极和下部电极之间的电压，及强电介质电容器的实效极化的图。
图11，是对于本发明的第1实施方式所涉及的多值存储器的各写入电压，说明栅极电压－漏极电流特性的图。
图12，是说明从前的多值存储器的由写入电压的变动引起极化值的变动的相互关系图。
图13，是从前的多值存储器中，图12的A部分所示的部分的扩大图。
图14，是说明本发明的第1实施方式的多值存储器的，写入电压的变动与极化值的变动之间的相互关系图。
图15，是本发明的第1实施方式的多值存储器的，图14的B部分所示的部分的扩大图。
图16(a)～图16(d)，是本发明的多值存储器的，相对于电容器MFM1改变电容器MFM2的面积时的实效极化的图。
图17(a)～图17(d)，是本发明的多值存储器的，相对于电容器MFM2改变电容器MFM1的面积时的实效极化的图。
图18，是表示本发明的第1实施方式所涉及的多值存储器的变型例的剖面图。
图19，是表示本发明的第2实施方式所涉及的多值存储器的构造的剖面图。
图20，是表示本发明的第3实施方式所涉及的多值存储器的概略的电路图。
图21，是表示本发明的第4实施方式所涉及的多值存储器的等效电路图。
图22，是表示本发明的第5实施方式所涉及的多值存储器的等效电路图。
图23，是表示本发明的第5实施方式所涉及的多值存储器的俯视图。
图24，是表示本发明的第5实施方式所涉及的多值存储器的，图22所示的XXIV-XXIV线的剖面图。
图25，是表示本发明的第5实施方式所涉及的多值存储器的，图22所示的XXV·XXV线的剖面图。
图26(a)～图26(d)，是表示本发明的第5实施方式所涉及的半导体器件的制造步骤的剖面图。
图27，是表示使用于本发明的第5实施方式所涉及的半导体器件的电介质电容器的，施加电压－通过电流特性的图。
图28，是表示本发明的第5实施方式所涉及的半导体器件的，施加电压－漏极电流特性的图。
图29，是表示本发明的第5实施方式所涉及的半导体器件中，流过电介质电容器的通过电流和回复时间的相关图。
图30，是表示本发明的第6实施方式所涉及的半导体器件的驱动方法中，电介质电容器的施加电压－通过电流特性的图。
图31，是表示本发明的第6实施方式所涉及的半导体器件的，施加电压－漏极电流特性的图。
图32，是表示本发明的第7实施方式所涉及的半导体器件的等效电路图。
图33(a)～图33(d)，是表示本发明的第7实施方式所涉及的半导体器件的制造步骤的剖面图。
图34(a)及图34(b)，其中，图34(a)是第7实施方式的半导体器件中，表示大幅改变存储信息的粗调时的等效电路的图，图34(b)是微小改变存储信息的微调时的等效电路图。
图35，是表示使用于本发明的第7实施方式所涉及的半导体器件的强电介质电容器的，施加电压－通过电流特性的图。
图36，是表示第7实施方式所涉及的半导体器件中，电压施加方法的一例的图。
图37，是表示本发明的第7实施方式所涉及的半导体器件的初期状态中，施加电压－漏极电流特性的图。
图38，是表示本发明的第7实施方式所涉及的半导体器件中，在施加+6V电压后，连续地施加脉冲电压时的漏极电流的图。
图39，是表示本发明的第7实施方式所涉及的半导体器件中，在施加+6V电压后，在±2V的电压范围内扫描施加电压的情况下，施加电压－漏极电流特性的图。
图40，是表示本发明的第7实施方式所涉及的半导体器件中，在施加-6V电压后，连续地叠加脉冲电压时的漏极电流的图。
图41，是表示本发明的第7实施方式所涉及的半导体器件中，在施加-6V电压后，在±2V电压的范围内扫描施加电压的情况下，施加电压－漏极电流特性的图。
图42(a)和图42(b)，其中，图42(a)，是表示本发明的第8实施方式所涉及的半导体器件的电路图，图42(b)，是表示电阻元件的可变电阻特性的图。
图43，是表示本发明的第8实施方式所涉及的半导体器件的构造的剖面图。
图44，是表示本发明的第9实施方式所涉及的半导体器件的电路图。
图45，是表示本发明的第10实施方式所涉及的半导体器件的电路图。
图46，是表示本发明的第11实施方式所涉及的半导体器件的电路图。
图47，是表示本发明的第12实施方式所涉及的类神经电脑的基本构成的概略图。
图48，是表示有关对生物的脑部分的简化了的基本单位的构成模型图。
图49，是具有多值存储器功能的从前的半导体器件的剖面图。
图50，是表示具有多值存储器功能的从前的半导体器件的滞后现象特性的图。
图51，是表示从前的半导体器件的存储器单元的栅极电压和漏极电流的关系的曲线图。
(符号说明)1 衬底 14b 第2中间电极3a漏极区域 15a、15b 接垫部分3b源极区域 16 第1强电介质层5 元件分离膜17 第1上部电极7 栅极绝缘膜18 第2强电介质层9 栅极电极 19 第2上部电极11第1层间绝缘膜 20 绝缘膜13a、13b、13c、13d 插栓配线21 第2层间绝缘膜14a 第1中间电极25a、25b、25c配线26栅极电极/下部电极109 栅极电极27第1强电介质层110 控制电压供应部分28第2强电介质层111 第1层间绝缘膜29第1上部电极 113a、113b、113c插栓配线30第2上部电极 114 中间电极31层间绝缘膜 115a、115b接垫部分32插栓配线 116 电介质层WL字线 119 上部电极BL位线 121 第2层间绝缘膜101 硅(Si)衬底 125a、125b、125c 配线103a 漏极区域 131 强电介质层103b 源极区域 132、133电感电阻104 电介质电容器 Ss1 来自前段突触的输出信号104a 强电介质电容器 S1 负荷信号105 元件分离用氧化膜 Tr11 MOS晶体管106 电阻元件 Tr12 晶体管107 栅极绝缘膜N1 节点108 衬底电极具体实施方式
(第1实施方式)以下，参照图示说明本发明的第1实施方式。
图1是本发明的实施方式的多值存储器的俯视图。另外，图2是图1的II·II线的剖面图，图3是图1的III-III线的剖面图。在图1、图2、图3中，相同构件是标以相同符号。而且，图1中只以实线表示最上面的构成物。此外，与图2、图3相通部分，为了易于阅图省略了部分符号。
如图2所示，本实施方式的多值存储器是具有p型的硅(Si)衬底1；元件分离膜5，它是由依LOCOS法而形成于硅(Si)衬底1上的硅氧化物所构成；栅极绝缘膜7，它是由形成于依元件分离膜5所划分的硅(Si)衬底1的活性区域上的硅氧化物所构成且厚度为3nm；栅极电极9，它是由含有形成于栅极绝缘膜上的n型杂质的多晶硅所构成；漏极区域3a及源极区域3b，它们是在硅(Si)衬底1内的栅极电极9的侧方和元件分离膜5相连接、并含有n型杂质；插栓配线13c，它是连接漏极区域3a与接垫部分15a；插栓配线13d，它是连接源极区域3b与接垫部分15b；第1层间绝缘膜11，它是填埋插栓配线13c与插栓配线13d；第1强电介质层16，它是由形成于第1层间绝缘膜11上的厚度100nm的钛氧铋(BIT)所构成；第2强电介质层18，它是由形成于第1强电介质层16上的厚度400nm的BIT所构成；第2层间绝缘膜21，它是由形成于第2强电介质层18上的氧化硅所构成；配线25c，它是形成于第2层间绝缘膜21上；配线25a，它是贯通第2强电介质层18与第2层间绝缘膜21，连接接垫部分15a与配线25c；配线25b，它其是贯通第1强电介质层16、第2强电介质层18与第2层间绝缘膜21，连接于接垫部分15b。又，实施方式中，栅极电极9的栅极长度是0.5μm、栅极宽幅为5μm。
此外，如图3所示，本实施方式的多值存储器是具有p型的硅(Si)衬底1；元件分离膜5，它是由依LOCOS法而形成于硅(Si)衬底1上的硅氧化膜所构成；栅极绝缘膜7，它是由形成于依元件分离膜5所划分的硅(Si)衬底1的活性区域上的硅氧化物所构成且厚度为3nm；栅极电极9，它是由含有形成于栅极绝缘膜7上的n型杂质的多晶硅所构成；第1层间绝缘膜11，它是由形成于栅极电极9与元件分离膜5之上的氧化硅所构成；第1中间电极14a，它是由形成于第1层间绝缘膜11上的Pt/TiN所构成且尺寸为0.5μm×0.5μm；第2中间电极14b，它是由形成于相同的第1层间绝缘膜11上的Pt/TiN所构成且尺寸为0.5μm×0.5μm；插栓配线13a，它是贯通第1层间绝缘膜11，连接栅极电极9与第1中间电极14a；插栓配线13b，它是贯通第1层间绝缘膜11，连接栅极电极9与第2中间电极14b；第1强电介质层16，它是由形成于第1层间绝缘膜11、第1中间电极14a与第2中间电极14b的上的BIT所构成且厚度为100nm；第1上部电极17，它是由在第1强电介质层16之上和第1中间电极14a互相平行延伸、且相对向的Pt/TiN所构成且尺寸为0.5μm×0.5μm；第2强电介质层18，它是由形成于第1强电介质层16上的BIT所构成且厚度为400nm；第2上部电极19，它是由在第2强电介质层18之上和第2中间电极14b互相平行延伸、且相对向的Pt/TiN所构成且尺寸为0.5μm×0.5μm；第2层间绝缘膜21，它是由形成于2强电介质层18之上的氧化硅所构成；配线25c，它是贯通第2强电介质层18与第2层间绝缘膜21，连接于第1上部电极17、且经由第2层间绝缘膜21之上面的后贯通第2层间绝缘膜21、连接于第2上部电极19。
又，使由第1强电介质层16、与挟入该第1强电介质层的第1中间电极14a、与第1上部电极17所构成的强电介质电容器为电容器MFM1，且使由第1强电介质层16、与挟入第2强电介质层18的2层的第2中间电极14b、与第2上部电极19所构成的强电介质电容器为电容器MFM2。此外，组合电容器MFM1与电容器MFM2而使之为电容器MFMs。
图5是表示本实施方式的多值存储器的等效电路图。
如该图所示，本实施方式的多值存储器，是具有在MOS晶体管的栅极电极上，互相并联连接的2个强电介质电容器的一种构成。又，于图5中，电容器MFM1的强电介质层的膜厚是100nm，电极尺寸是0.5μm×0.5μm。此外，电容器MFM2的强电介质层的膜厚是500nm，电极尺寸是0.5μm×0.5μm。
接下来，图4(a)～(e)是表示本实施方式的多值存储器的制造工序的剖面图。该图是表示图1的III-III线的截面。以下，以该图说明本实施方式的多值存储器的制造方法。
首先，在如图4(a)所示的工序中，由LOCOS法以未图示的氮化硅为掩膜而进行氧化处理，并形成元件分离膜5。其后，以升温的磷酸等溶解未图示的氮化硅。接下来，例如以900℃热氧化硅(Si)衬底1，且形成厚度3nm的氧化硅膜于硅(Si)衬底1上，并将此作为栅极绝缘膜7。此后，由LPCVD法而沉积层掺杂磷的多晶硅而形成栅极电极9。接下来，由干蚀刻将栅极电极9与栅极绝缘膜7予以图案成型，之后，以栅极电极9为掩膜在栅极电极9的两侧方进行硼离子的注入，而后，由900℃、30分钟的热处理，而分别形成图2所示的漏极区域3a、源极区域3b。又，本工序所制作的MOS晶体管是栅极长度为0.5μm、栅极宽幅为5μm。
接下来，在图4(b)所示的工序中，通过LPCVD法使沉积层硅氧化物(SiO2)于衬底上形成第1层间绝缘膜11。接下来，使用形成于第1层间绝缘膜11上的抗蚀剂掩膜进行干蚀刻而形成接触窗后，以LPCVD法沉积层多晶硅于接触窗内。接下来，以CMP法进行多晶硅的整平，并以之形成插栓配线13a、13b、13c及13d。接下来，以溅镀法沉积厚度50nm的铂(Pt)层。接下来，以溅镀法将沉积于Pt层上的氧化硅进行图案成型形成硬掩膜(未图示)，并以此为掩膜通过氩(Ar)碾磨(Ar milling)将Pt/TiN层图案成型，从而形成第1中间电极14a、第2中间电极14b以及如图2所示的接垫部分15a、15b。而后，以稀释了的氟酸除去由氧化硅所构成的硬掩膜。
其次，在图4(c)所示的工序，用溅镀法在衬底温度550℃、氧气的分压为20％、RF功率为100W的条件下沉积厚度为100nm的BIT于衬底上，并形成第1强电介质层16。其后，以溅镀法沉积铂(Pt)层，由使用未图示的氧化硅所构成的硬掩膜的氩(Ar)碾磨而将铂(Pt)层图案成型，并形成第1上部电极17。其后，以稀释了的氟酸等除去由未图示的氧化硅所构成的硬掩膜。又，本实施方式中，第1中间电极14a及第1上部电极17的尺寸是作成0.5μm×0.5μm的。
其次，在图4(d)所示的工序中，用溅镀法在衬底温度550℃、氧气的分压为20％、RF功率为100W的条件下沉积厚度为400nm的BIT于衬底上，并形成第2强电介质层18。再以溅镀法沉积铂(Pt)层于第2强电介质层18上之后，由使用氧化硅所构成的硬掩膜(未图示)的氩(Ar)碾磨而将铂(Pt)层图案成型，并形成第2上部电极19。其后，以稀释了的氟酸等除去硬掩膜(未图示)。又，本实施方式中，第2中间电极14b及第2上部电极19的尺寸是作成0.5μm×0.5μm的。
其次，在图4(e)所示的工序中，由使用TEOS的等离子CVD法堆积氧化硅膜于衬底上之后，再以CMP法进行整平，并以之形成第2层间绝缘膜21。接下来，使用形成于第2层间绝缘膜21上的抗蚀掩膜蚀刻第2层间绝缘膜21，并形成抵达第2上部电极19的接触窗。另一方面，使用形成于第2层间绝缘膜21上的抗蚀剂蚀刻第2层间绝缘膜21及第2强介电体层18，并形成抵达第1上部电极17的接触窗。又，在上部电极19和第2强介电体层18蚀刻的选择比充分大的情况下，亦能同时形成抵达第2上部电极19的接触窗和抵达第1上部电极17的接触窗。接下来，依溅镀法沉积铝硅铜(AlSiCu)合金于接触窗内后，再干蚀刻该铝硅铜(AlSiCu)合金而分别形成配线25a、25b、25c。
由以上之方法，就能制造本实施方式的多值存储器。
图6，是表示电容器MFM1的电压－极化滞后现象特性(P-V特性)的图。又，此是表示仅连接电容器MFM1于电源时的滞后现象特性。
参阅该图可知，因电容器MFM1膜厚仅为较薄的100nm程度，则抗电压能力小，但在施加约5V以上的电压后在电压为0V时的极化值(残留极化)，是能反映出所谓BIT材料的特性且可获得4μC/cm2程度。
另一方面，图7是表示电容器MFM2的P-V特性的图。如该图所示，构成电容器MFM2的强电介质材料是和电容器MFM1相同的BIT材料，但因其膜厚合计为500nm较厚，所显示的抗电压值为电容器MFM1的约5倍的高值。然而，因残留极化的值是材料所特有的，所以又为和电容器MFM1相同的4μC/cm2的程度。
如以上所述，利用图8～图10说明有关具有并联连接滞后现象特性的不同的2个强电介质电容器的构造的本实施方式的多值存储器的驱动方法及其动作。
图10，是本实施方式的多值存储器中，表示施加电压于上部分栅极电极与下部电极的间的电压，和2个强电介质电容器的实效性极化的图。如该图所示，使用于本实施方式的多值存储器的电容器，因是互相并联连接，故整个电容器的极化是显示出正好对应于电容器MFM1的极化和电容器MFM2的极化的面积比的平均值。
图8，是说明并联连接电容器MFM1和电容器MFM2所构成的电容器之全体(电容器MFMs)的极化滞后现象特性的图。在该图中，用虚线所示的2个电容器的极化的平均值，是电容器MFMs的极化。也就是，电容器MFMs的极化特性，是图10所示的滞后现象特性。
图8所示的区域x中，电容器MFM2的极化是相对于电压V的变化几乎无变化。另一方面，电容器MFM1的极化是相对于电压V的变化则前半为急剧增大，后半的变化则变小。其结果，两者合成值在区域x的前半是急剧变化，到了区域x的后半则变化缓和。此外，在区域y中，电容器MFM2的极化是相对于电压V的变化而产生大的变化，但电容器MFM1的极化是则相对于电压V的变化却几乎无变化。其结果，两者合成值在区域y的前半是急剧变化的，但与电容器MFM2单独时相比变化更为缓和。
如此，本实施方式的多值存储器，是因具有抗电压为不同的2个强电介质电容器，故不同于图6所示的一般的滞后现象形状，而具有图10中C点所示的准稳定点。因此，在写入电压处于4V附近时，对于电压的变化，极化的变化即变得缓和，即使写入电压因干扰而产生变动时，亦能将极化的变化抑制在最小。
又，为了获得如此效果，在滞后现象曲线中，从必须错开相对于电压变化的极化变化急剧的区域来看，电容器的抗电压有必要是不同的。特别是在极化从0至饱和为止的前半过程中，通过使用相对于电压变化的极化变化率互为不同的2种电介质材料，即确实可以获得准稳定点。同样，在并联3个以上的晶体管时，亦必须充分地将电容器的抗电压值作成相互不同的。
图9，是在电容器MFM1和电容器MFM2的基础上再加上面积和这些电容器的面积相等的电容器MFM3时，整个电容器的P-V特性的图。该图中以虚线所表示的是整个电容器的P-V特性。因和2个电容器的情况相同，电容器的抗电压不同，所以在滞后现象曲线中又可形成准稳定点F。另，此时C点移至C’点。由此，至少能稳定地记录4值以上。
接下来，说明本实施方式中的并联强电介质电容器的多值动作的驱动方法。
首先，连结图10中的A、S、C、D、P各点的线，是表示施加各电压时的电容器的极化。当自-8V开始提高施加电压，则电容器的极化是自A点状态往S点、C点沿箭头方向变化。当施加8V电压，由于电容器的极化饱和了，即使施加这个值以上的电压，在D点状态极化也不再增加。而且，只要一次将施加于电容器的电压提高至8V后，当电压下降的话，电容器的极化状态是经由P点朝着A点，再返回至-8V时的A点状态。
在此，若阐明电容器MFM1和电容器MFM2的状态，则在施加-8V的电压于电容器时的A点状态时，正如从图6、图7可知的那样，电容器MFM1和电容器MFM2的极化是充满负电荷而处于饱和。在此状态下若将施加以电容器的电压消除，则施加电压即变成0V，变成S点的状态。又，因电容器MFM1和电容器MFM2的面积相同，故电容器MFMs的极化值，是变成如图6、图7所示的电容器MFM1和电容器MFM2的平均值(参考图8)。
接下来，若自S点状态提高施加电压于4V，则电容器MFM1的极化是充满正电荷而饱和，但电容器MFM2并不处于正电荷饱和状态。平均2个电容器的极化，就成了准稳定点C点的状态。又，于图10中，是表示考虑了干扰界限而施加了3.5V的电压于电容器，变成状态B的情况。接下来，消除施加电压，则极化成为大致0μC/cm2的状态Q。
接下来，若将施加于电容器的电压提高至8V，电容器就变成D点的状态，此时，电容器MFM1和电容器MFM2的极化都充满正电荷而饱和。此后，当消除电压，则电容器就变为点P的状态。
接下来，当下降施加于电容器的电压至-8V时，电容器就回复到A点的状态。
如此，本实施方式的多值存储器，是施加例如-8V、3.5V、8V的3个写入电压，而相对于干扰等能够稳定地进行存储动作。
图11是有关本实施方式的多值存储器，在分别在+8V、+3.5V、-8V的电压状态下写入后，使做为读取电压的栅极电压产生变化时的漏极电流的图。
如该图所示那样，可知例如读取电压为2～3V的范围内，在各状态所流至漏极的电流值可以允许相互有1位数以上的差异，能够稳定地读取存储信息。
接下来，特别对在写入时容易出现不稳定的滞后现象曲线的中途点的写入情况，以在饱和电压的一半电压的写入电压为10％变动的情况为例而说明的。
图12，是说明有关具有单一强电介质电容器的从前的多值存储器，于写入电压为10％变动的际，对每个极化值产生怎么程度的变动的图。
另，图13是表示图12的A部分的部分放大图。
自图12及图13可知，从前技术的方式中，为了获得中途的极化状态，是在滞后现象曲线中，因不得不使用极化为急剧变化的部分，对于10％程度的变动(参考图13)，原本期望应为1.7μC/cm2的极化值，而极化值却在1.4～2.0μC/cm2之间大幅度变动的现象就可以理解了。
另一方面，图14，是为了说明在本实施方式的多值存储器中，和图12、图13相同地写入电压为变动时的极化值的变动的图，图15，则是放大表示图14的B部分的图。
由图14及图15可知，本实施方式的多值存储器中，相对于写入电压的变动，极化变化的急剧性相对于从前技术已产生了大幅改善。例如，期望应为-0.15μC/cm2的极化值的地方，相对于±10％的电压变动，极化值的变动是在-0.1～-0.2μC/cm2的程度，而变动幅度是相对从前技术的0.6μC/cm2大幅改善至0.1μC/cm2以下。这是因为并联连接了强电介质电容器，且改变了互相的抗电压，所以在滞后现象的中途产生了准稳定点。
关于此类的写入电压(写入电场强度)的变动，是在干扰以外，强电介质层的膜厚变动、或强电介质层的结晶性的差异导致的电介质率的变动等而产生的。考虑产生±10％的写入电压的变动是非常符合实用条件的。
因此，本实施方式的多值存储器的构造，是可由抑制极化值的变动而能够扩大工序上的范围，故在实际的器件制造中是有用的。
图16、图17，同是为表示在电容器MFM1的强电介质膜厚是100nm、电容器MFM2的强电介质膜厚是1000nm时，分别变化了各电容器面积时的实效极化值的图。又图16(a)～图16(d)、图17(a)～图17(d)的D、A、B、E各点，分别表示正侧最大极化、负侧最大极化、正侧中间极化、负侧中间极化的写入电压，此后的消除电压的极化值，分别是P、S、Q、R。
图16(a)～图16(d)，是表示相对电容器MFM1的面积逐渐增加电容器MFM2的面积时的实效极化值的图。如该图所示，随着电容器MFM2的面积比的增加，在相对于通过滞后现象曲线的B点的区域及通过E点的区域的电压变化，极化变化是处于急剧的状态。
另一方面，图17(a)～图17(d)，则是正好相反地表示增加电容器MFM1的面积比的情况。如该图所示，此时在相对于通过滞后现象曲线的B点的区域及通过E点的区域的电压变化，极化变化是处于缓和的状态。由以上可知，对于电容器MFM1和电容器MFM2的面积此，增大电容器MFM1这一方的面积，更能实现相对于写入电压的变动具有较强适应的多值存储器。但亦可如自图17(d)得知的一样，当极度加大电容器MFM1的面积，图的P点和Q点、以及S点和R点各自相互接近，这样就对数据的判断形成困难。因此，本实施方式中，电容器MFM1和电容器MFM2的面积比(MFM1的面积/MFM2的面积)是作成自0.5到2之间的，从而实现存储信息的分离性高、且稳定的多值动作。
但是，在实效极化值是取0μC/cm2的点以取代Q点、R点的情况时，也就是使用3种类的极化时，电容器MFM1和电容器MFM2的面积比(MFM1的面积/MFM2的面积)，即使是在0.2到2之间亦能良好地保持存储信息的分离性。
以上，根据本实施方式，可实现由连接极化方向相同，且抗电压不同的2个以上的强电介质电容器，于场效应晶体管的栅极电极的方法，而能实现在相对写入电压的若干变动情况下，其漏极电流的变动小的多值存储器。
所以，不仅能提供高沉积度且稳定的半导体存储器，亦可考虑作为可提供复数个的电阻值的不挥发性晶体管，应用于模仿脑部分神经的类神经元件。
接下来，图18，是表示本实施方式的多值存储器的变型例的剖面图。因该多值存储器只与图3所示的本实施方式的多值存储器除第2强电介质层18以外的部分均是相同构造，故省略构造说明。
在此所示的多值存储器，是使用常电介质取代图3所示的本实施方式的多值存储器的第2强电介质层18。
例如，在本实施方式的变形例中，常电介质层20是使用通过溅镀法所形成的膜厚为100nm的氧化钛。氧化钛层的相对电介质常数在本实施方式中大约为25。这种情况时，因为常电介质层的静电容器是强电介质层的静电容器的1/4，故施加于MFM2的电压的1/5就成为施加于强电介质层上的了。因此，外观的抗电压成了5倍，故能在整个电容器的极化至饱和为止的时间使其具有准稳定点。
又，本实施方式中，为了获得不同抗电压的强电介质电容器，是将强电介质层的膜厚作成了100nm和500nm、或100nm和1000nm的形式，但除此之外的任意膜厚情况下亦能改变电容器的抗电压。
此外，采用不同材料的强电介质于各强电介质电容器，亦能获得同样的改变强电介质层的膜厚的效果。例如，本实施方式的BIT的抗电场大约为20kV/cm，但PZT则为40kV/cm，因抗电场的不同，若是相同膜厚则电容器的抗电压是2倍。
又，做为本实施方式的多值存储器，特别是说明了具有2个强电介质电容器的情况，但如图9所示即使连接3个以上的抗电压不同的强电介质电容器，因同样地在滞后现象增加准稳定点，更能实现多值的强电介质栅极存储器。
此外，本实施方式的多值存储器，电容器MFM1的极化和电容器MFM2的极化的正负是一致的，但亦可作成互为反相的极化。
(第2实施方式)图19，是表示本发明的第2实施方式所涉及的多值存储器的构造的剖面图。如该图所示，本实施方式的多值存储器，是具有p型的硅(Si)衬底1；元件分离膜(未图示)，它是由形成于硅(Si)衬底1上的硅氧化膜所构成；栅极绝缘膜，它是由形成于硅(Si)衬底1的硅氧化物所构成；栅极电极/下部电极26，它是由形成于栅极绝缘膜上的Pt/TiN所构成；第1强电介质层27，它是由形成于栅极电极/下部电极26的上的BIT所构成，厚度为100nm；第1上部电极29，它是形成于第1强电介质层27之上，且宽幅为栅极电极宽幅的一半以下；第2强电介质层28，它是由形成于第1强电介质层27之上，且宽幅为栅极电极宽幅的一半以下的厚度为400nm的BIT所构成；第2上部电极30，它是形成于第2强电介质层28之上；层间绝缘膜31，它是形成于栅极绝缘膜7之上，且填埋栅极电极/下部电极26、第1强电介质层27、第1上部电极29、第2强电介质层28、第1上部电极29及第2上部电极30的侧方；插栓配线32，它是贯通层间绝缘膜而连接于第1上部电极29及第2上部电极30。在此，栅极电极/下部电极26是其栅极电极和电容器的下部电极作成一体。
本实施方式中，由第1上部电极29、第1强电介质层27及下部电极26所构成的电容器MFM1，和由第2上部电极30、第2强电介质层28、第1强电介质层27及下部电极26所构成的电容器MFM2的抗电压是不同的。所以，在整个电容器的滞后现象曲线中，因形成了准稳定点，故根据本实施方式的多值存储器，是和第1实施方式的多值存储器相同地其存储信息的分离性较高，且能实现稳定的多值动作。
在本实施方式的多值存储器中，因不须形成中间电极，故和第1实施方式的多值存储器相比，能减少制造工序数，可抑制制造成本。
此外，即使使用常电介质层来取代本实施方式的第2强电介质层28，亦能形成不同的电容器MFM1及电容器MFM2的抗电压。
(第3实施方式)图20，是表示本发明的第3实施方式的多值存储器的电路图。如该图所示，本实施方式的多值存储器，是由栅极为连接于字线WL，漏极为连接于位线BL的1个选择晶体管Tr1、以及并联连接于选择晶体管Tr1的源极的具有强电介质的电容器MFM1与具有强电介质的电容器MFM2所构成。在本实施方式的多值存储器中，电容器MFM1及电容器MFM2的抗电压是不同的。
本实施方式的多值存储器，是被称为FeRAM，由电容器的极化反转时的电流量读取信息的存储器。此时，本实施方式的多值存储器，是如第1及第2实施方式所说明的那样，由并联连接不同的抗电压的电容器，获得稳定且复数个的残留极化值成为可能。本实施方式的多值存储器的信息读取动作，例如在字线WL上施加既定电压，如保持为8V，并在导通选择晶体管Tr1的时候，由字线WL的电压的下降程度判断流经Tr1的电流量，从而进行信息的读取。在此，由于强电介质电容器的残留极化状态的极化反转量不同，产生流经Tr1的电流量的差异。例如，依照图8的P点、Q点、S点的顺序检测大电流量(绝对值)。也就是，能实现多值FeRAM。
根据该构造，亦能和第1实施方式的多值存储器相同地实现存储信息的分离性高，且稳定的多值动作。
(第4实施方式)图21，是表示本发明的第4实施方式的多值存储器的等效电路图。本实施方式的多值存储器，是在第1实施方式的多值存储器的栅极电极9和电容器MFM2之间，插入电容器40的一种构成。也就是，本实施方式的多值存储器，是具有MIS晶体管；电容器MFM1及电容器MFM2，它是并联连接于MIS晶体管的栅极电极9且均具有强电介质；电容器40，它是设置于栅极电极9和电容器MFM2之间。又，图21中，和图5相同的构件是标以相同符号。此外，电容器MFM1及电容器MFM2的面积或强电介质层的厚度是作成和第1实施方式相同。电容器40是具有常电介质的电容器，但亦可为强电介质电容器。
当施加电压于第1实施方式的多值存储器的时候，被施加于电容器MFM1及电容器MFM2的电压是相等的，但在本实施方式的多值存储器中，则是被分配于电容器MFM2及电容器40的电压和、与被分配于电容器MFM1的电压相等。
因此，被分配施加相同电压于多值存储器时的电容器MFM2的电压，是较在第1实施方式的电容器MFM2的更小，且外观的抗电压较大。本实施方式的多值存储器亦具有不同的电容器MFM1及电容器MFM2的抗电压，且在它滞后现象电路中具有准稳定点。因此，本实施方式的多值存储器是能稳定地保持多值。
此外，在强电介质电容器和MIS电容器的栅极电极之间，插入至少1个的电容器，所以能任意调节外观的抗电压，故增大了设计的自由度。又，本实施方式中，是例示了不同的电容器MFM1及电容器MFM2的抗电压，但由插入电容器40而改变电容器MFM2的外观的抗电压，故即使2个电容器的抗电压互为相同，亦能稳定地实现保持多值的多值存储器。此外，本实施方式的多值存储器，它具有能同时形成电容器MFM1及电容器MFM2的强电介质层这一优点。
又，本实施方式中，虽是表示在电容器MFM2与MIS晶体管的栅极电极9之间，插入有1个电容器的例子，当然插入两个以上的电容器亦可。
(第5实施方式)以下，参阅图面说明本发明的第5实施方式的半导体器件。
图22，是表示本实施方式的半导体器件的等效电路图。自该图可知，本实施方式的半导体器件，其特征在于具有控制电压供应部分110；场效应晶体管(以下记为MOS晶体管)；电介质电容器104及电阻元件106，它是互相并联设置于该MOS晶体管的栅极电极109与控制电压供应部分110之间。
接下来，图23，是表示本实施方式的半导体器件的俯视图，图24，是表示图23的XXIV-XXIV线的剖面图。图25，是表示图23的XXV-XXV线的剖面图。又于图23中，为了易于阅图而省略了其剖面线，以实线仅表示最上面的构成物。而且，和图24、图25相同的部分，亦为了易于阅图而部分省略。此外，即便是在图24、图25中，比切断面更深的构成物，亦为了易于阅图而部分省略。
如图23、图24、图25所示，本实施方式的半导体器件，是具有P型硅(Si)衬底101，它具有活性区域；衬底电极108(仅图示于图22)，它设置于和硅(Si)衬底101的活性区域相对的面上；元件分离用氧化膜105，它是围绕设置于硅(Si)衬底101上的活性区域的；栅极绝缘膜107，它是由设置于硅(Si)衬底101上的二氧化硅(SiO2)所构成且厚度为5nm；栅极电极109，它是由设置于栅极绝缘膜107上的含有磷(P)的多晶硅所构成；漏极区域103a及源极区域103b，它是在硅(Si)衬底101中设置于栅极电极109的两侧，且含有N型杂质；第1层间绝缘膜111，它是由设置于硅(Si)衬底101上的二氧化硅(SiO2)等的绝缘体所构成；接垫部分115a、115b及中间电极114，它们是由设置于第1层间绝缘膜111上的厚度为20nm的氮化钛(TiN)膜及厚度为50nm的铂(Pt)膜所构成；插栓配线113a，它是由贯通第1层间绝缘膜111连接栅极电极109和中间电极114的多晶硅所构成；插栓配线113b及113c，它们是由贯通第1层间绝缘膜111，分别连接漏极区域103a和接垫部分115a、源极区域103b和接垫部分115b的多晶硅所构成；电介质层116，它是由设置于第1层间绝缘膜111上的厚度为100nm的钛氧钡锶(以下记为BST)所构成；上部电极119，它是由设置于电介质层116上的厚度为50nm的铂(Pt)膜所构成；第2层间绝缘膜121，它设置于电介质层116上；配线125a，它是由贯通第2层间绝缘膜121抵达上部电极119的铝硅铜(AlSiCu)合金等的导电体所构成；配线125b及125c，它们是由贯通电介质层116及第2层间绝缘膜121分别抵达接垫部分115a、115b的铝硅铜(A1SiCu)合金等的导电体所构成。
此外，中间电极114及上部电极119的尺寸均为2.5μm×4μm，和具有栅极电极109的MOS晶体管是相同的尺寸。
又，本实施方式的半导体器件中，电介质层116、及将它挟住的中间电极114与上部电极119构成了电容器，但电介质层116同时亦是电阻元件106(参阅图22)。有关于含有这样的元件的半导体器件的动作容后叙述。
接下来，以图26说明有关本实施方式的半导体器件的制造方法。
图26，是表示本实施方式的半导体器件的制造工序的图23的XXV·XXV线剖面图。又，在图26的XXV-XXV截面中未图示或者是未图示的构造物，是使用图23～图25所使用的符号说明的。
在图26(a)所示的工序中，是将形成于p型的硅(Si)衬底101上的未图示的氮化膜作为掩膜进行衬底的氧化处理，并形成元件分离用氧化膜105(LOCOS法)。接下来，例如使用加温的磷酸等而除去氮化硅膜之后，在900℃经高温氧化衬底，在硅(Si)衬底101上形成由厚度为5nm的二氧化硅(SiO2)所构成的二氧化硅(SiO2)膜。其后，由LPCVD法等，将注入磷等的n型杂质的多晶硅沉积于二氧化硅(SiO2)膜上之后，由干蚀刻法进行图案成型并形成栅极绝缘膜107及栅极电极109。接下来，以栅极电极109为掩膜而注入硼等的p型杂质之后，在900℃条件下进行30分钟的热处理，在硅(Si)衬底101中的栅极电极109的两侧方形成漏极区域103a及源极区域103b。又，本工序所制作的MOS晶体管是栅极长度为1μm，栅极宽幅为10μm的晶体管。
接下来，在图26(b)所示的工序中，例如由LPCVD法沉积二氧化硅(SiO2)于衬底上而形成第1层间绝缘膜111。其后，在第1层间绝缘膜111上形成抗蚀剂掩膜图案(未图示)之后，由干蚀刻第1层间绝缘膜111，分别形成抵达栅极电极109、漏极区域103a及源极区域103b的接触窗。接下来，由LPCVD法等在衬底上沉积多晶硅之后，再由CMP法将衬底表面进行整平，并分别形成填埋各接触窗的插栓配线113a、113b、113c。接下来，由溅镀法在第1层间绝缘膜111上沉积厚度为20nm的氮化钛(TiN)之后，同样由溅镀法沉积厚度为50nm的铂(Pt)膜。接下来，使用以溅镀法所沉积的二氧化硅(SiO2)膜进形图案成型而形成未图示的硬掩膜，再由Ar碾磨将铂/氮化钛(Pt/TiN)进行图案成型，在插栓配线113a上形成中间电极114、在插栓配线113b上形成接垫部分115a、在插栓配线113c上形成接垫部分115b。其后，以稀释了的氟酸等除去硬掩膜。
又，在此，氮化钛(TiN)层的形成是为了防止铂(Pt)和多晶硅形成硅化物而增加电阻的。
接下来，在图26(c)所示的工序中，由溅镀法等在衬底温度为550℃、氧气的分压为20％、RF功率为100W的条件下，将BST沉积于第1层间绝缘膜111之上，并形成厚度为100nm的电介质层116。继而，由溅镀法沉积铂(Pt)于电介质层116上之后，由使用未图示的二氧化硅(SiO2)所构成的硬掩膜进行Ar碾磨，将铂(Pt)层进形图案成型，并在和挟有电介质层116的中间电极114相对的位置上，形成上部电极119。此后，以稀释了的氟酸等除去硬掩膜。
又，本实施方式中，中间电极114及上部电极119的尺寸是作成2.5μm×4μm的，和MOS晶体管是相同的尺寸。
接下来，在图26(d)所示的工序中，由使用TEOS(四乙基硅酸盐)的等离子CVD法沉积二氧化硅(SiO2)之后，以CMP法进行整平形成第2层间绝缘膜121。其后，使用抗蚀剂掩膜干蚀刻第2层间绝缘膜121及电介质层116，形成接触窗。接下来，由溅镀法沉积铝硅酮(AlSiCu)合金层于衬底上之后，使用抗蚀剂掩膜进行干蚀刻，分别形成自第2层间绝缘膜121抵达上部电极119的配线125a、抵达接垫部分115a的配线125b、以及抵达接垫部分115b的配线125c。又，配线125a是连接未图示的控制电压供给部分110的。
由以上方法就能制造图22所记载的半导体器件。
本实施方式的半导体器件，是具有图22所示的等效电路的构成，但实际上是如图23～图26，由中间电极114和上部电极119以及它们所挟持的电介质层116所构成的电介质电容器104，并以图22所示的电感电阻的作用而进行动作。也就是，图22的电介质电容器104和电阻元件106是同一物件，且电感电阻是电介质电容器的电阻成分。因此，在本实施方式的半导体器件中，和分别设置电介质电容器104和电阻元件106的情况相比，是能以更简便的构成形式来实现图22所示的等效电路所显示的构造。
接下来，说明本实施方式的半导体器件的驱动方法及动作。
图27，是表示在施加电压于由BST所构成的电介质层116的电介质电容器104的两极之际，经过电介质层116流动于中间电极114和上部电极119之间的通过电流的特性的图。如该图所示，所谓BST材料，是在电场强度处于较小的范围时，具有电阻值大致一定的特性的材料，故能获得与电压成比例的通过电流值。但是，在图27中，因是将纵轴设定成对数值，故表示特性的曲线是对称于0V的正与负对等的电压范围所作成的线对称性曲线。
以下，说明有关具有如此特性的电介质层116的本实施方式的半导体器件的驱动方法及动作。
图28，是用以说明本实施方式的半导体器件的驱动方法及动作的漏极电流－施加电流特性的图。图28所示的曲线图中，横轴是表示在硅(Si)衬底101和配线125a之间所施加的电压(以下简称施加电压)，纵轴是表示流通于漏极区域103a和源极区域103b之间的漏极电流。又，在包含本实施方式的以后的实施方式的半导体器件中，于测定漏极电流－施加电压的特性之际，是全部在漏极区域103a和源极区域103b之间施加1V电压而进行评价的。
在本实施方式的半导体器件中，由硅(Si)衬底101和栅极电极109以及所挟住的栅极绝缘膜107的构造的MOS晶体管，和由中间电极114与上部电极119以及所挟住的电介质层116的构造的电介质电容器104，因两者是串联连接的构造，故施加电压是分配于各个电容器而施加的。
例如，图28所示的本实施方式的半导体器件的测定，是施加电压－3V至+3V的范围的电压，但在施加最大电压的+3V电压之际，在MOS晶体管和电介质电容器上分别分配有2.2V和0.8V的电压。正如图27所示，电介质电容器，在此所测定的-0.8V以上0.8V以下的电压范围中，其漏电电流非常小。
如图28所示，初期状态的本实施方式的半导体器件，例如以1MHz程度的高频脉冲电压使半导体器件产生高速动作时，则显示出移动于包含点A和点O的特性曲线(以下称A-O曲线)的特性。
又，在A-O曲线上，未图示大约0V以下的范围，但在该区域的漏极电流已达干扰水平，是较10-8(A)更小的电流水平。因此，如施加电压为3V时，流通有1×10-3(A)的漏极电流(图28的点A)，其后，当施加电压为0V时，漏极电流就变成干扰水平(图28的点O)的电流。也就是，本实施方式的半导体器件中，以1MHz程度高频电压的高速动作时，对应于施加电压的变化漏极电流增加，且显示出和MOS晶体管相同的动作特性。
接下来，若保持图28的点A的状态，也就是保持施加+3V的电压于上部电极119的状态，则因电介质层116的通过电流其电荷就逐渐存积于中间电极114。这种状态下，在连接于中间电极的MOS晶体管的栅极电极109亦存积电荷，从而改变了MOS晶体管的阈值，半导体器件的施加电压－漏极电流的特性亦产生变化。
例如，将+3V的施加电压予以保持100秒之后，若以1MHz程度的施加电压施加于上部电极119，则产生如所描绘的包含图28的点B和点C的曲线的特性变化。也就是，由施加电压的大小和保持时间的累积，能够改变MOS晶体管的施加电压－漏极电流特性(以下称VG-ID特性)。
对于初期状态和以+3V、保持100秒之后的状态中，因存在相对于+2V施加电压的漏极电流为1位数以上，而相对于0V施加电压的漏极电流则具有5位数以上的差别，故如在使用本实施方式的半导体器件作为存储器的情况时，则能由检测漏极电流读取多值信息。
如此，本实施方式的半导体器件中，通过将电介质电容器104的电阻值大致一定的范围的电压，长时间的持续施加于上部电极119，以此作为写入信息，相对于初期状态为使施加电压的漏极电流能够变大，调节MOS晶体管部分的特性。相对于此，虽未图示，但通过保持-3V等的负电压，使相对于初期状态为使施加电压的漏极电流难以形成流动的状态，调节MOS晶体管部分的特性也成为可能的了。
如上所述，根据本实施方式的半导体器件，是和做为多值存储而动作的从前半导体器件截然不同的驱动方法，能够进行存储动作。
此外，本实施方式的半导体器件，是因为反映至目前为止的写入信息的经历来改变特性的，故非仅适应于多值存储器的应用，亦能适用于类神经元件。
在应用于类神经元件的情况时，复数个的本实施方式的半导体器件互相连接，在配线125a上施加荷重信号，而在漏极区域103a则施加来自前段类神经元件的输出信号。此时，当施加于配线125a的电压高、且其脉冲宽幅长的情况时，来自半导体器件的电流易于流动。有关对如此的类神经元件的应用，则容于后述的实施方式中详述。
又，在本实施方式的半导体器件中，以100秒的时间保持+3V的施加电压，再以图28的B-C曲线表示这种状态之后，例如通过将配线125a接地，该半导体器件的特性曲线则自B-C曲线逐渐返回至A-O曲线的状态，并在大约100秒的时间内回复至A-O曲线所示的特性。这是显示出，所谓的写入信息的存储是具有逆向动作的作用，具有随着时间的推移会“忘却”曾经写入了的信息的机能。又，因为实际的元件的动作是如以100MHz之类的高频电压来高速进行的，故如此的忘却机能，是要在长时间无信号输入时才有效。也就是，由忘却机能，在使用频度低的部分，是在下一次输入学习动作时才会有效地发生变化，故能提高元件的学习机能。
又，在本实施方式的半导体器件中，是由保持电压施加的时间调节存积于中间电极114及栅极电极109的电荷量的，并由此控制漏极电流的流通难易度，但是，和信息的写入速度相同，忘却的速度，在通过电流相对于电压成比例变化的电压范围中，也可是通过控制通过电流的大小进行调节的。
图29，是表示流通于本实施方式的半导体器件中的电介质电容器104中的通过电流和回复时间的相关关系的。在此所谓的回复时间，是指从施加写入电压之时起至半导体器件回复到初期状态为止所须的时间(也就是至信息忘却为止的时间)。
由图29可看出，在电介质层116的电阻值为一定的预估电压范围内，回复时间是具有通过电流愈大则愈短的倾向。这是因为显示了通过写入电压使存积于中间电极114及栅极电极109的电荷做为通过电流而漏失。
又，在此，从存储信息的保持观点来考虑，施加1V的电压于电介质电容器104的两端的时候的通过电流能在100(mA/cm2)以下，且回复时间为10μsec以上的保持时间，所以相对于计量时间，晶体管的调变存储相对而言保持有充分长的时间。又，相对于欲保持的数据的时间，通过电流只要足够小即可。
例如，在本实施方式的半导体器件中，从图27可知因为在施加1V的电压时通过电流约是10-8(A/cm2)，保持时间由图29可知为约100秒。
以上，在本实施方式的半导体器件中，是通过MOS晶体管的栅极电极上连接并联连接的电介质电容器和电感电阻的一种构成，即能在一般的MOS晶体管上，以施加电压－漏极电流特性的变化存储信号的经历。
又，在本实施方式的半导体器件中，是通过将电介质电容器104和电阻元件106作成同一构件而简化了其构成。由此，例如，若使用本实施方式的将漏极区域103a连接于位线、并将配线125a连接于字线的半导体器件作为存储器单元，则能制作面积小的多值存储器。而且，即便是在使用本实施方式的半导体器件作为类神经元件的情况时，亦具有高集成化的优点。
但是，因为一旦存储了的信息，当经过了回复时间而消失，故即可分别制作电介质电容器104和电阻元件106，也可用使通过电流更难流动的材料构成电阻元件。由此，能更长时间的保持信息。
又，在本实施方式的半导体器件中，说明了以BST作为电介质材料的情况，但只要是薄膜中可以通过电流的材料，即可代用。作为这样的材料，钛氧锶、氧化钛、氧化钇、氧化铝、氧化锆、氧化铈、氧化镉、氧化镧等特别具有效果。
又，在上部电极119上施加电压的电介质电容器和MOS晶体管的分配比，是反比例于电容器的容量，故能通过电介质材料的改变、电极面积的改变、电介质层116或栅极绝缘膜的膜厚的改变等，能适当地改变分配于各元件的电压。
此外，MOS晶体管的栅极绝缘膜材料，在本实施方式中是使用了二氧化硅(SiO2)，但亦可使用例如硅氮化膜等的其他绝缘体或电介质等。此外，并不只限于MOS晶体管，只要是场效应晶体管均能使用于本实施方式的半导体器件。这些在以后的实施方式中也是相同的。
又，在本实施方式的半导体器件中，写入时间是以+3V的写入电压施加了100秒，但这仅仅是写入时间的一个例子，并未达到中间电极的积存电荷饱和的状态。要达到电荷饱和还需稍许加长一点时间，或由如上述的器件的改变设计亦能改变这个时间。此外，写入电压只要是电介质层116的电阻值在一定的范围的话，内并不只限于+3V，但若为低电压的话则写入所须时间则变得更长。
又，在本实施方式的半导体器件中，虽然电介质电容器104中的电介质层116的电阻成分就是电阻元件106，但亦可互为分别设置电介质电容器104和电阻元件106。这种情况时，虽然面积变大，但是，电介质层116和电阻元件106的构成材料可不同，就能适当地调节设计条件，以减少电阻元件106的漏失电流，或缩短写入所须的时间等。
又，在本实施方式的半导体器件中，向中间电极114的电荷存积是与施加电压和施加时间的乘积成比例的。因此，在应用于类神经元件时，通过改变最大电压的施加时间加权分配成为可能。而且，一旦输入了的信号会因不再输入这个信号，则经过回复时间后即“忘却”，故经过区别使用于类神经元件和未使用于类神经元件等，与从前的类神经元件相比较，是能实现更长且有效率的运算。
(第6实施方式)接下来，以图示说明本发明的第6实施方式。
在此，是以第5实施方式同样的半导体器件和与其不同的驱动方法作为第6实施方式加以说明。为此，以下仅说明半导体器件的驱动方法及动作。
图30，是表示在与图23～图25所示的第5实施方式相同的半导体器件中，在施加电压于具有由BST所构成的电介质层116的电介质电容器104的两电极之间的时候，通过电介质层116流通于中间电极114和上部电极119之间的特性的图。
通常，BST等的钙钛矿型氧化物，是在电场强度小的范围内其电阻值大致一定，但当进一步升高电压，则如图30的特性曲线所示，从超过1.3V附近起通过电流就具有指数函数的增加特性。而且，即便是施加电压为负的范围，亦显示出对称于0V的大致对称的施加电压－通过电流的特性。
该通过电流的急剧增加是能以萧特基电流来作说明。也就是，在中间电极114或上部电极119和电介质层116的界面中，存在有障壁高度，在一定的电场强度下几乎不流通电流。但是，当超过某电场强度时，也就超过了该障壁成为电流流通的状态。如此的电流称之为萧特基电流。
接下来，说明有关使用如此的电介质电容器的特性的本实施方式的半导体器件的驱动方法。
图31，是用以说明本实施方式的半导体器件的驱动方法和动作的漏极电流－施加电压特性图。在此，所谓的施加电压是指施加于配线125a(或上部电极119)和衬底电极108之间的电压。
在本实施方式的半导体器件中，是一种具有以硅(Si)衬底101和栅极电极109挟有栅极绝缘膜107的构造的MOS晶体管、以及具有以中间电极114和上部电极119挟有电介质层116的构造的电介质电容器的串联连接构成，所以，施加电压是分配施加于各个电容器的。例如，施加电压为+2V时，在MOS晶体管和电介质电容器104上分别施加有1.5V和0.5V电压，而在施加电压为+8V时，则在MOS晶体管和电介质电容器104的分配电压为6.0V和2.0V。又，自图30可知，本实施方式的电介质电容器104在0.5V的电压下，是以具有大致一定的电阻值的电阻元件而动作，而在2.0V的电压下，则是以对应于电压的上升而呈现指数函数性增加电流的电阻较小的电阻元件而动作。
又，本实施方式的半导体器件的驱动方法，是例如以50kHz程度的施加电压使半导体器件产生动作。
首先，在初期状态中，当施加电压为±2.0V的范围内，本实施方式的半导体器件，是显示出包含图31的点D和点O’的特性曲线(以下称为D-O’曲线)的特性。又，在D-O’曲线虽未显示约0V以下的状态，但在该区域的漏极电流是达到干扰水平，为较10-8(A)更小的电流水平。
于是，例如当施加2V电压时，流通有约6×10-4(A)的漏极电流(点D)，其后当施加电压变为0V时，则回复至几乎只流通干扰水平的电流的点O’的状态。在施加2V以下的电压之后再施加0V电压的情况时，漏极电流则几乎为干扰水平。也就是，本实施方式的半导体器件相对于由-2V至+2V的施加电压，是显示出和MOS晶体管相同的动作。
接下来，例如当施加+8V的高电压时，流过电介质层116的通过电流以指数函数的形式增加，在极短时间存积电荷于中间电极114和栅极电极109。本实施方式虽以50kHz作为施加的脉冲电压的频率而进行动作的，但通过施加+8V、20μsec的脉冲电压，使其改成含有图31的点E、点F的曲线特性。也就是，通过加大施加电压则能在短时间内使MOS晶体管的VG-ID特性产生变化。电荷存积所须的时间在第5实施方式的驱动方法中是100秒，而在本实施方式的驱动方法则大幅缩短至20μsec。
在此，进而详细说明本实施方式的半导体器件的动作。当施加+8V的脉冲电压时，因流过电介质层116的通过电流呈指数函数状态增加，故电荷急速地存积于中间电极114和栅极电极109中。
此后，当施加电压回复至0V时，特性改变至图31的点F的位置，且漏极电流也发生改变。接下来，自点F的状态起，进而施加+2V的电压于上部电极119，则变成点E的状态且流通约3×10-3(A)的漏极电流，当施加电压再一次回复至0V时，则再回复到点F的状态。也就是，在输入大脉冲电压之后，即使是施加0～2V程度的低脉冲电压，半导体器件的漏极电流－施加电压特性无变化。另一方面，若在点F的状态时施加-2V的脉冲电压于上部电极119，则半导体器件的状态移动至点G，且漏极电流下降大致1位数。此后，当再度使施加电压为0V，则变成接近于上述的点F的点H的状态，且形成较点F的状态稍小的漏极电流，看不出有较大的漏极电流的变化。
通过相同的原理，例如当施加-8V的电压时，在±2V的范围内扫描，不用说漏极电流将会变化为极小变化的特性的情况。
如以上所述，本实施方式的半导体器件的驱动方法，是在流过电介质电容器104的通过电流，相对于施加电压的上升而呈指数函数的形式增加的电压范围中进行信息的写入及读取之时，是在通过电流为大致与施加电压成比例的电压范围内驱动MOS晶体管。由此方法，与第5实施方式所示的半导体器件的驱动方法相比，能够大幅度地缩短信息写入的时间。
根据本实施方式的半导体器件的驱动方法，也因其能以元件特性的变化形态来存储至此为止的写入信息的经历，故本实施方式的半导体器件不仅可作为多值存储器而应用，亦可适用于类神经元件。在作为类神经元件使用时，因能较第5实施方式的方法大幅缩短信息的写入时间，故能大幅提高运算速度。
又，根据本实施方式的半导体器件的驱动方法，与第5实施方式的不同，不是以脉冲电压的脉冲长度，而是以施加电压的绝对值的大小，改变MOS晶体管的VG-ID特性为其特征。也就是，使输入的施加脉冲电压固定为一定周期，仅通过改变脉冲的电压值，即能调节改变VG-ID特性。
有关本实施方式的半导体器件的驱动方法，将写入电压设定为了8V，但亦可以用更高的电压进行写入。此外，即使施加于配线125a或上部电极119的电压为8V以下，亦可通过缩小电介质电容器的面积、加厚电介质层的厚度等方法降低电容量，加大分配于电介质电容器的电压，所以能缩短写入时间。
又，本实施方式的半导体器件的驱动方法中，例如将配线125a接地，半导体器件的状态也就随着时间的推移回复至图3 1的D-O’曲线所示的初期状态。也就是，本实施方式的半导体器件亦如第5实施方式所述那样，也具有“忘却”机能。
又，本实施方式的半导体器件的驱动方法中，通过保持存储信息的观点，将施加1V电压于电介质电容器104的两端之时的通过电流限制在100(mA/cm2)以下，且使回复时间为10μsec以上的保持时间，使其与绝对值大的电压有明确的差异。因为这与第5实施方式的驱动方法是相同的条件，故在本实施方式中，回复所需的时间大约为100秒。
(第7实施方式)本发明的第7实施方式的半导体器件，与第6实施方式的半导体器件相比，仅构造的一部分和其驱动方法及动作不同。
图32，是表示本实施方式的半导体器件的等效电路图。如该图所示，本实施方式的半导体器件，其特征在于具有在场效应晶体管(以下称MOS晶体管)的栅极电极109上连接并联连接的强电介质电容器104a和电阻元件106的一种构成。
本实施方式的半导体器件，虽与第5及第6的实施方式的半导体器件具有大致相同的构造，但本实施方式的半导体器件是使用由强电介质材料所构成的强电介质131取代电解质层116，这一点与上述实施方式不同。
也就是，本实施方式的半导体器件，是具有控制电压供应部分110、及包含栅极电极109，漏极区域103a，源极区域103b和衬底电极108的MOS晶体管、及介于MOS晶体管的栅极电极109和电压供应部分110之间设置的且并联连接的强电介质电容器104a与电阻元件106。此外，强电介质电容器104a是由上部电极119、中间电极114、以及夹于上部电极119和中间电极114之间的厚度为300nm的钛氧铋(BIT)所构成的强电介质层131构成。而且，本实施方式的半导体器件中，强电介质层131亦具有作为电阻元件106的功能。此外，源极区域103b和衬底电极108是互相连接的。
接下来，图33(a)～图33(d)，是表示本实施方式的半导体器件的制造步骤的剖面图。同图中，与图26相同之处标以相同符号。
首先，在图33(a)所示的步骤中，用与第5实施方式相同的顺序，通过LOCOS法形成元件分离用氧化膜105于硅(Si)衬底101上。接下来，通过衬底的高温氧化形成厚度为5nm的二氧化硅(SiO2)膜于衬底上之后，沉积含有n型不纯物的多晶硅于二氧化硅(SiO2)膜上，并将该二氧化硅(SiO2)膜及多晶硅层进行图案成型，由此分别形成栅极绝缘膜107及栅极电极109于硅(Si)衬底101之上。接下来，注入硼等p型不纯物，并形成漏极区域103a及源极区域103b于硅(Si)衬底101中的栅极电极109的两侧。又，本步骤所制作的MOS晶体管是栅极长为1μm、栅极幅宽为10μm。
接下来，依图33(b)所示的步骤，以与第5实施方式相同的顺序，在衬底上形成由二氧化硅(SiO2)所构成的第1层间绝缘膜111之后，通过使用光罩(抗蚀掩膜)的干蚀刻形成接触窗，并以多晶硅填埋该接触窗，分别形成由多晶硅所构成的插栓配线113a、113b、113c。接下来，通过插栓配线113a连接中间电极114于栅极电极109、通过插栓配线113b连接接垫部分115a于漏极区域103a、通过插栓配线113c连接接垫部分115b于源极区域103b。各构件的材质是和第5实施方式的相同，中间电极的尺寸是为1μm×2μm，但其面积则作成MOS晶体管面积的1/5。
接下来，在图33(c)所示的步骤中，以溅镀法在衬底温度为600℃、氧气的分压为20％、RF功率为100W的条件下沉积BIT，在衬底上形成厚度为300nm的强电介质层131。此后，以与第5实施方式相同的顺序，在强电介质层131上和中间电极相对的位置形成上部电极119。又，上部电极119的尺寸和中间电极114相同，作成1μm×2μm、同时为MOS晶体管的面积的1/5。
接下来，图33(d)所示的步骤，以和第1实施方式的半导体器件相同的顺序，在强电介质层131上形成第2层间绝缘膜121。接下来，分别形成自第2层间绝缘膜121至上部电极119的配线125a、自第2层间绝缘膜121至接垫部分115a及接垫部分115b的配线125b、125c。
按照以上的制造方法所制造的本实施方式的半导体器件，图32所示的强电介质电容器104a和电阻元件106是同一物件，且电阻元件106又成为强电介质电容器104a的电阻成分。
由此，能实现图32所示的构造为较小的面积，同时亦比分别制造强电介质电容器104a和电阻元件106的情况具有较少的步骤数。
接下来，说明本实施方式的半导体器件的驱动方法及动作。
图34(a)，是表示本实施方式的半导体器件中，大幅改变存储信息的粗调时的等效电路，图34(b)，是表示微小改变存储信息的微调时的等效电路。此外，图35，是表示施加电压于强电介质电容器104a的两端时的通过电流的特性的图。在此，所谓的通过电流，是指通过强电介质层131流通于中间电极114和上部电极119之间的电流。
在本实施方式中，从作为强电介质材料所使用的BIT开始，用ABO3的形式表示的元素的组成的结晶构造为具有螺旋构造的氧化物，是和第1、第6实施方式所使用的BST相同，当被施加的电场强度小时，其电阻值所显示的是可以忽视程度的小，而当提高电压时，通过电流又呈指数函数的增加特征。图35中，即使是在本实施方式的强电介质电容器104a中，施加大于1.8V电压时，通过电流是呈指数函数的方式增加。而且，在施加负电压时，是显示施加电压为对称0V轴的特性。
因此，如图35所示，在分配于强电介质的电压为-2.3V以下及+2.3V以上的粗调时电压范围时，强电介质亦作为电阻元件106而起作用，且流通漏失电流I。此时的等效电路如图34(a)所示，在MOS晶体管的栅极电极109上连接并联的强电介质电容器104a和电阻元件106。
另一方面，在分配于强电介质的电压为-1.4V～+1.4V程度的微调时电压范围，强电介质内几乎不流通电流，大致成为绝缘体。此时的等效电路如图34(b)所示那样，MOS晶体管的栅极电极109上，仅连接有强电介质电容器104a。
又，在本实施方式中，因为由硅(Si)衬底101和栅极电极109夹住的栅极绝缘膜107的构造的MOS电容器、及由中间电极114和上部电极119夹住强电介质层131的构造的强电介质电容器104a是形成为串联连接构造的形式，所以施加电压是分配于各电容器的。例如在本实施方式的半导体器件中，以+2V作为施加电压而施加于器件全体时，在MOS晶体管和强电介质电容器104a上分别分配有1.2V和0.8V的电压，而当施加电压为+6V时，在MOS晶体管和强电介质电容器104a上分别分配有3.6V和2.4V的电压。
本实施方式的半导体器件中，由将分配于强电介质电容器104a上的电压设定为粗调时的电压范围时，漏失电流大，加大浮动栅的电位的变化。还有，由将分配于强电介质电容器104a上的电压设定为微调时的电压范围，漏失电流小，保持数据、及因强电介质的极化变化引起的微调浮动栅的电位都成为可能。
图36，是表示在上述的见解基础上实际的电压施加方法的一例的图。这个例子，是在最初的1μsec期间施加2.5V的电压于强电介质。由此，通过强电介质电荷高速地蓄积于浮动栅。此时，强电介质的极化是集中于单一方向。
接下来，在5μsec以后，施加时间为1μsec的负微小电压于强电介质。此时，强电介质的漏失电流小到为可忽视的程度，强电介质的极化则一点一点地进行反相。由此，能微量地改变浮动栅的电荷量。
在一般的强电介质栅极晶体管中，只有强电介质的极化值的量能够改变浮动电极(栅极电极109)的电荷量，但若使用本实施方式的驱动方法，则能在非常广泛的范围改变电荷量。也就是，能极广泛地、且详细地决定MOS晶体管的导通电阻值。此即意味着对应于蓄积于浮动电极的电荷量，能够起到连续地保持多值信息的逻辑存储器的功能。
图37，是说明本实施方式的半导体器件的初期状态的动作的特性图。该图中，横轴是表示施加电压，纵轴是表示漏极电流。又，在这儿所谓的施加电压，是指施加于配线125a(或上部电极119)和硅(Si)衬底101之间的电压。
如图37所示，当以±2V范围的电压施加于初期状态的本实施方式的半导体器件上时，则器件中的MOS晶体管的VG-ID特性即显示反时针旋转的滞后现象，也就是所谓的强电介质栅极晶体管动作。
因此，即使是在施加+2V于半导体器件之后再消除施加电压，由于强电介质层131的极化作用在中间电极114上产生感应电荷从而产生电位。所以即使是施加电压为0V时亦流动有约2μA的漏极电流。另一方面，相反的当在施加-2V的施加电压之后再消除(施加电压)，此时则相反，漏极电流为极小的状态(10-8A以下，未图示)。又，在此亦和第5实施方式相同，源极－漏极之间的电压是1V。
其次，当施加+6V的施加电压于本实施方式的半导体器件时，还能够设定不同的漏极电流值。
图38，是表示用+6V作为写入电压施加以后，对本实施方式的半导体器件进行重覆施加2V的脉冲电压后再消除时的漏极电流的图。此时的脉冲电压间隔是20μsec。
如该图所示，当施加+6V的写入电压于初期状态的本实施方式的半导体器件，因会在强电介质电容器上分配有2.4V的电压，故通过电流是以指数函数的形式增加，电荷蓄积于中间电极114及栅极电极109，如此，漏极电极较初期状态增加2位数以上。之后，即使是输入相同的+2V的脉冲电压，漏极电流仍然约为1×10-3(A)，显示几乎无变化的特性。
由此可知，本实施方式的半导体器件，是通过施加高电压的写入电压可以稳定地保持数据。
接下来，图39，是表示在施加了+6V的电压之后，在±2V的范围内扫描施加电压时的本实施方式的半导体器件中的施加电压－漏极电流的特性图。
首先，于该半导体器件上施加+6V的电压后再消除时，漏极电流是形成图39的点I所示的值。
其次，在该点I的状态下施加2V的电压于半导体器件，而后消除电压，这时，漏极电流沿着自图39的点I至点J所示的轨迹，而消除电压后再度回复到点I的状态。又，点I的状态，是相当于施加图38所示的脉冲电压的状态。
此外，当施加-2V的电压于点I的状态的半导体器件时，即成为点K所示的状态，漏极电流为1×10-5以下减少了2位数程度。接下来，消除电压，则移动至点L的状态并较电压施加前的点I的状态，其漏极电流亦减少1位数程度。
在第6实施方式的半导体器件中，没有图3 1所示的点F及点H中的漏极电流那样大的差值，在这一点上，本实施方式的半导体器件是和第5、第6实施方式的半导体器件具有极大的差异。
所以，本实施方式的半导体器件，是较第5、第6实施方式的半导体器件能保持更多的数据。
其次，当施加+2V的电压于图39所示的点L的状态的半导体器件时，即往点M的状态移动，而后，当将电压消除则成为N点所示的状态。此时，漏极电流是按照从点L→点M→点N所描绘的轨迹变化，在点N的状态较先前的点L的状态获得较大的漏极电流。如此，在+6V的高施加电压之后，通过±2V的低施加电压的扫描能进一步调变漏极电流。
另一方面，亦能以较大的负脉冲电压作为写入电压而输入。
图40，是在施加-6V的电压于本实施方式的半导体器件之后，再施加+2V的脉冲电压后消除时的漏极电流的图。又，脉冲电压的脉冲间隔是20μsec。
由该图可知，由施加-6V的电压于初期状态的本实施方式的半导体器件，0V时的漏极电流较初期状态降低了4位数。这种情况时，即使是重覆+2V的脉冲电压的施加及消除时，漏极电流的变化也是小的。
其次，图41，是表示在-6V的脉冲电压输入之后，在±2V的范围内扫描施加电压时的本实施方式的半导体器件的施加电压-漏极电流特性的图。该状态亦可看到滞后现象，即在0V施加状态的漏极电流，无论是施加任意极性的电压亦能维持原本的极低的值。如此，由施加负电压，能获得区别于施加正电压时的较小漏极电流。
以上，本实施方式的半导体器件，是由切换施加电压的处理，能够分别使用如下的状态也就是，在强电介质电容器104a的电阻成分的电阻值大致一定的电压范围(低电压范围)内驱动MOS晶体管的状态，以及在通过强电介质电容器104a的电流为指数函数形式增加的范围内进行写入的状态。
在本实施方式的半导体器件中，施加电压－漏极电流的特性变化，是由于通过强电介质层131的电荷蓄积于中间电极114，亦蓄积电荷于MOS晶体管的栅极电极109，所引起的MOS晶体管的VG-ID特性的变化而产生的。特别是在本实施方式的半导体器件中，因能由强电介质电容器104a的极化方向改变中间电极114及栅极电极109的电荷蓄积量，所以即使是与第5、第6实施方式的半导体器件相比，也能获得极多值的多值存储器。
此外，由大脉冲电压而导致的漏极电流的大调变，及由小脉冲电压而导致的漏极电流的小调变的反应各种漏极电流的调变成为了可能，所以，作为加权值的自由度较高的类神经元件的应用也成为可能。
又，在本实施方式的半导体器件中，亦和第5、第6实施方式的半导体器件相同，由将配线125a接地等，回复特性至初期状态，具有“忘却”的功能。
又，在本实施方式的半导体器件中，是从保持存储信息的观点出发，将1V电压施加于电介质电容器104的两端之际，使通过电流处在100(mA/cm2)以下，且使回复时间为10μsec以上，与由强电介质质量的极化引起的漏极电压的变调的差异变得十分明确。这是和图29所示的第5实施方式的驱动方法大致相同的倾向，回复所需时间大约是100秒。
此外，与第5实施方式的半导体器件相同，本实施方式的半导体器件中，亦可分离设置强电介质层13 1和电阻元件106。此时，例如为了延长信息的保持时间，可将构成电阻元件106的强电介质材料更换成比强电介质层13 1的强电介质材料还不易通过电流的材料等来配合所要求的条件，从而作适当的设计。
此外，分离设置强电介质层131和电阻元件106的情况时，亦可使用电介质作为构成电阻元件106的材料。
又，本实施方式的半导体器件的驱动方法，是说明有关分别使用强电介质层的电阻值大致一定的电压区域，和相对于电压的通过电流为指数函数形式增加的电压区域的方法，但是，和5实施方式相同，仅在强电介质层的电阻值为可忽视程度的小电压区域内驱动半导体器件，且将施加电压的脉冲间隔设定成较回复时间更短，从而同样地改变蓄积中间电极114及栅极电极109的电荷蓄积量成为可能。
又，本实施方式的半导体器件中，虽然使用了BIT作为强电介质层的材料，但亦能使用显示与它相同的强电介性的材料的钛氧铅、钛氧锆、钇氧锶等的材料，作为强电介质层的材料。
(第8实施方式)本发明的第8实施方式的半导体器件，是以由例如氧化锌(ZnO)所构成的可变电阻的电阻元件150，取代第7实施方式的电阻元件106。但电阻元件150是和强电介质分开设置的。
图42(a)，是表示本实施方式的半导体器件的电路图，图42(b)，是表示电阻元件150的可变电阻特性的图。又，和图32相同的构件是以相同的符号表示。
如图42(b)所示，氧化锌(ZnO)等的一部分的金属氧化物是具有因施加电压的不同而有电阻值会有较大改变的性质。在电极面积为10μm2的本实施方式的电阻元件150的情况时，-1V以上+1V以下的电压范围中约显示180GΩ的电阻值，但当电压的绝对值超过1.5V时则电阻值锐减。
在此情况下，例如以-2V以下及2V以上的电压范围做为粗调电压，且以-1V～+1V的电压范围做为微调电压而使其动作时，能产生和第7实施方式的半导体器件相同的动作。
而且，本实施方式的半导体器件中，因能任意地选择电阻元件150的材质，故自由地设定动作电压的范围成为可能。例如，将电阻元件150的低电阻电压作成较强电介质的极化饱和电压稍高的电压，即能以更低的驱动电压施行粗调整及微调整的动作。
其次，图43，是表示本实施方式的半导体器件构造的剖面图。
如该图所示，本实施方式的强电介质13 1和电阻元件150可设置成上部电极和下部电极为共通的状态。如此的构造可使用从前的技术轻易地实现。例如，在整个下部电极上堆积强电介质之后，选择性地蚀刻其中的一部分，并在除去了强电介质的部分的下部电极上堆积氧化锌(ZnO)。又，在此表示了强电介质和电阻元件为连接设置的例子，但亦可互为分离而设置。
又，作为构成电阻元件的材料，在氧化锌(ZnO)之外，还可使用BaxSr1-xTiO3等的螺旋型氧化物，二氧化钛(TiO2)一族的氧化物、三氧化二铁(Fe2O3)一族的氧化物、氧化二铜(Cu2O)一族的氧化物等。此外，为了降低这类金属氧化物的电阻，可添加三氧化二钡(Bi2O3)或者稀土类元素于上述的金属氧化物中。由此，能适当地调节金属氧化物材料的电阻率及电阻变化率。此外，亦可使用硅(Si)的PN节、添加铝(Al)于碳化硅(SiC)半导体的一族、或者是砷(Se)等作为电阻元件的材料。
又，本实施方式的半导体器件，由分别使用粗调时和微调时控制了良好的保持多值信息，但是，和强电介质并联设置的元件，并不只限于电阻元件，只要为由施加电压能改变注入至浮动栅的电荷的元件或者电路即可。
(第9实施方式)本发明的第9实施方式的半导体器件，是以互相并联连接且反向配置的2个二极管取代第7实施方式中的电阻元件106而形成的。
图44，是表示本实施方式的半导体器件的电路图。又，和图32相同的构件是标以相同的符号。
如该图所示，本实施方式的半导体器件，具有控制电压供应部分110；及MOS晶体管；及强电介质电容器104a，二级管152，二级管154，它们是连接于MOS晶体管的栅极电极109，且互为并联设置。而且，二级管152及二级管154是互为反向配置的。也就是，二级管152及二级管154是相互输入部分和输出部分相连的。
在本实施方式中，二级管152及二级管154是如PN节二级管等。此类的二级管是在施加既定值以上的顺方向电压时，流通电流，而在施加既定值以下的电流时则几乎不流通电流。此外，只要在耐压范围中，即使施加反方向的电流亦几乎不流通。
如图44所示，由并联连接互为反向的2个二级管，在二级管的阈值为tV的情况下，施加于二级管的电压只要在-tV～+tV之间，则几乎不流通电流，电压的绝对值为tV以上时则流通电流，且在浮动栅上流入电荷。
因此，和第3及第8实施方式相同，分配电压的绝对值较大时为粗调处理，分配电压的绝对值较小时为微调处理的多值数据存储是可能的。
又，本实施方式的半导体器件，是表示使用PN节二级管作为二级管152及二级管154的例子，但亦可使用萧特基二级管等其他的二级管。
(第10实施方式)
本发明的第10实施方式的半导体器件，是以由控制电压Vr控制接通(ON)或切断(OFF)的MIS晶体管取代第7实施方式的电阻元件106而形成的。
图45，是表示本实施方式的半导体器件的电路图。
如该图所示，本实施方式的半导体器件，具有控制电压供应部分110；及MOS晶体管；及强电介质电容器104a，它是连接于MOS晶体管的栅极电极109；及MIS晶体管156，它是设置于控制电压供应部分110和栅极电极109之间。此外，MIS晶体管156是由控制信号Vr进行控制的。
根据本实施方式的半导体器件，由外部控制电路等准确地控制MIS晶体管的接通(ON)、切断(OFF)，即能进行第3～第5实施方式所说明的浮动栅电位的粗调节与微调节。例如，在MIS晶体管上施加的电压的绝对值在既定值以上时，是将MIS晶体管控制成接通(ON)状态，而在MIS晶体管上施加的电压的绝对值在既定值以下时，控制成切断(OFF)状态。
根据本实施方式的半导体器件，因不受MIS晶体管的构造限制，由适当地改变控制电压Vr，能够进行粗调节与微调节的切换，故能在任意的电压范围内动作。
又，在本实施方式的半导体器件中，亦能使用双极晶体管来取代MIS晶体管156。
(第11实施方式)本发明的第11实施方式的半导体器件，是以由电阻控制信号Vw控制结晶性的电阻变化元件158，取代第7实施方式中的电阻元件106而得到的。
图46，是表示本实施方式的半导体器件的电路图。
如该图所示，本实施方式的半导体器件，具有控制电压供应部分110；及MOS晶体管；及强电介质电容器104a，它是设置于控制电压供应部分110和MOS晶体管的栅极电极109之间的；及电阻变化元件158，它是设置于控制电压供应部分110和MOS晶体管的栅极电极109之间，且和强电介质电容器104a并联设置。此外，电阻变化元件158是由例如锗(Ge)、碲(Te)、锑(Sb)的3元素为主要成分的合金所构成，其结晶性是由电阻控制信号Vw进行控制的。
电阻变化元件158，是在Vw为既定值以上的高脉冲电压时变成无结晶合金的状态，且电阻值变大。此后，由缩小Vw脉冲逐渐减小电阻值，就能够调节为任意值。因此，在欲蓄积电荷于浮动栅时，将Vw脉冲调为低电压，这种状态由控制电压供应部分110供应电压。接下来，通过微调节浮动栅电位，在保持数据的情况时，将Vw脉冲取为高电压，且施加图35所示的微调时电压范围的电压于强电介质电容器104a。由此，由强电介质的漏失电流及由电阻变化元件的漏失电流均能减少。如此，即使是使用电阻变化元件，亦能实现可良好地保持多值信息的半导体器件。
又，作为本实施方式的电阻变化元件158的材料，在锗(Ge)、碲(Te)、锑(Sb)以外也最好是使用硫铜锑矿材料。
(第12实施方式)本发明的第12实施方式，是说明有关使用第7实施方式的半导体器件作为类神经元件的类神经电脑。
图48，是表示有关对生物的脑部分，简化其基本单位的构成的模型图。如该图所示，生物的脑部分，是具有具有运算功能的神经细胞的前段类神经141a及后段类神经141b、141c；及传递来自类神经的运算结果的神经纤维142a、142b、142c；及赋予加权值于神经纤维所传递的信号上而输入至类神经的突触结合143a、143b、143c。
例如，由含有神经纤维142a的多数的神经纤维所传递的信号，是由含有突触结合143a的多数的突触结合而赋予所谓的Wa、Wb、Wc的加权值，然后输入至类神经141a。类神经141a取得被输入的信号强度的线形和，当这些合计值超过阈值时即被激活，并输出信号至神经纤维142b。类神经激活后输出信号的状态则称为类神经“触发”。
该输出信号，例如分为2个，并经突触结合分别赋予加权值之后，输入给后段类神经141b、141c。在后段类神经141b、141c中取得所输入的信号的线形和，当这些合计值超过阈值时类神经141b、141c即激活，并输出信号。输出重覆复数个回该动作的运算结果。
而且，施于突触结合中的负荷，是经过学习逐渐修正，使最终能够获得最佳的运算结果。
类神经电脑是应以半导体器件取代如此的脑部分功能而设计。
图47，是表示本实施方式的类神经电脑的基本构成的概略图。又，于该图中，和第7实施方式的半导体器件相同的构件是以和图32所示的符号来表示的。
首先，使用于本实施方式的类神经电脑的第7实施方式的半导体器件，是如前所述，具有控制电压供应部分110；及MOS晶体管Tr11，它是具有栅极电极109、漏极区域103a、源极区域103b和衬底电极108；及强电介质电容器104a和电阻元件106，它们是介于MOS晶体管Tr11的栅极电极109和控制电压供应部分110之间设置的，且互相并联。
接下来，如图47所示，本实施方式的类神经电脑，是具有第7实施方式的半导体器件；及电感电阻133，它是介于接地和MOS晶体管Tr11的源极电极之间设置的；及节点N1，它是设置于MOS晶体管Tr11的源极电极和电气电阻133之间的；及晶体管Tr12，它是具有设置于浮动栅和浮动栅上的多数的输入栅极和源极和漏极电极；及电感电阻132，它是介于晶体管Tr12的源极电极和电压供应线Vdd之间设置的。此外，晶体管Tr12的源极电极是接地的。而且，节点N1是连接于输入栅极中的1个的。
又，第7实施方式的半导体器件，节点N1及电感电阻133，就生物的脑部而言，是相当于实施信号传递和赋予加权值的突触部分(神经纤维和突触结合)，且多数的突触部分是连接于由晶体管Tr12和电感电阻132所构成的类神经部分(类神经MOS)。本实施方式的类神经电脑是模仿脑部构造，并将互为连接的突触部分和类神经部分组合并作为1层，例如，在此是以4层叠合的构造的。
接下来，是信号的传递路径，首先，来自前段类神经部分的输出信号Ss1输入至MOS晶体管Tr11的漏极电极，负荷信号S1输入至控制电压供应部分110。如此，由负荷信号S1而使来自MOS晶体管Tr11的漏极电流值产生变化。
接下来，从MOS晶体管Tr11的输出电流信号，是通过电感电阻133变换成电压信号，再输入至晶体管Tr12的输入电极。在晶体管Tr12的输入电极，亦输入来自其他多数的突触部分的信号，且当这些输入信号的电压和为超过晶体管Tr12的阈值以上时，类神经即“触发”并自类神经部分输出信号。继而，输出的信号传递给下一段的突触部分。
另一方面，来自突触部分的输入信号的电压和若小于晶体管Tr12的阈值时，则不输出信号。
在本实施方式的类神经电脑中，因为是在突触部分使用了由单纯构造能保持多值信息于突触部分的第7实施方式的半导体器件，故能以较小面积赋予信号以多样的加权值。其结果，能将集聚突触部分及类神经部分制作的具有学习机能的类神经电脑的尺寸缩小。
此外，第7实施方式的半导体器件，是如既已说明的那样，以6V程度的电压使施加电压－漏极电流的特性改变之后，就能由施加±2V程度的低电压微小地改变MOS晶体管Tr11的漏极电流。因此，在本实施方式的类神经电脑中，即使是负荷信号S1为较低的电压，亦能对应于此附加多重水平的加权值。
此外，本实施方式的类神经电脑的突触部分，是在存储负荷信号S1的经历的同时，也具有长时间不使用时会忘掉经历的功能。
又，本实施方式的类神经电脑中，虽使用了在突触部分具有强电介质电容器的第7实施方式的半导体器件，但亦可使用具有强电介质电容器的第5实施方式的半导体器件、或者是第8～第11的实施方式的半导体器件予以取代。
(产业上的利用可能)本发明的半导体器件，包括作为多值存储器利用于类神经电脑中。
权利要求
1.一种半导体器件，能保持3值以上的信息，其特征是包括半导体衬底；存储部分，具有第1电容器和第2电容器，第1电容器，是由形成于上述半导体衬底上的第1上部电极、第1电介质层和第1下部电极所构成，第2电容器，是由形成于上述半导体衬底上的第2上部电极、第2电介质层和第2下部电极所构成的所构成；上述第1电介质层和上述第2电介质层的滞后特性中的抗电压值互为不同。
2.根据权利要求第1项所述的半导体器件，其特征是在动作时，上述第1电容器的极化方向和上述第2电容器的极化方向互为相同方向。
3.根据权利要求第1项或者是第2项所述的半导体器件，其特征是还包括晶体管，它拥有由形成于上述半导体衬底上的栅极绝缘膜和形成于上述栅极绝缘膜上的导体膜所构成的栅极电极；上述第1下部电极和上述第2下部电极都与上述栅极电极作成一体。
4.根据权利要求第1项或者是第2项所述的半导体器件，其特征是还包括栅极电极，它是由形成于上述半导体衬底上的栅极绝缘膜和形成于上述栅极绝缘膜上的导体膜所构成；上述第1下部电极和上述第2下部电极分别与上述栅极电极互相连接。
5.根据权利要求第1项～第4项中任何一项所述的半导体器件，其特征是在上述第1电容器和上述第2电容器的极化在自0至饱和为止的前半过程中，相对电压变化的极化变化率是不同的。
6.根据权利要求第1项～第5项中任何一项所述的半导体器件，其特征是上述第1电介质层和上述第2电介质层都是强电介质层。
7.根据权利要求第1项～第6项中任何一项所述的半导体器件，其特征是上述第1上部电极和上述第2上部电极相互连接。
8.根据权利要求第3项～第7项中任何一项所述的半导体器件，其特征是上述第1电介质层是和上述第2电介质层共用一个电介质层。
9.根据权利要求第8项所述的半导体器件，其特征是还具有常电介质电容器，构成它的上述第1电介质层和上述第2电介质层的材料是相同的，且上述第1电容器和上述第2电容器并联连接。
10.根据权利要求第8项或者第9项所述的半导体器件，其特征是还具有电容器，它是介于上述第2电容器和上述栅极电极之间的电容器。
11.根据权利要求第1项～第7项中任何一项所述的半导体器件，其特征是上述第1电介质层和上述第2电介质层的面积互不相同。
12.根据权利要求第1项～第7项中任何一项所述的半导体器件，其特征是上述第1电介质层和上述第2电介质层是由互为不同的材料所构成。
13.根据权利要求第1项～第7项中任何一项所述的半导体器件，其特征是上述第1电介质层的膜厚和上述第2电介质层的膜厚是互不相同的。
14.根据权利要求第11项所述的半导体器件，其特征是上述第1电容器和上述第2电容器，它们之间的电极面积之比，即(上述第1电容器的面积)/(上述第2电容器的面积)这个值，在0.2以上2.0以下。
15.根据权利要求第12项所述的半导体器件，其特征是上述第1电容器和上述第2电容器的相互之间的电极面积之此，在0.5以上2.0以下。
16.根据权利要求第1项或第2项所述的半导体器件，其特征是还具有MIS晶体管，它连接于上述第1上部电极和上述第2上部电极之上；字线，它连接于上述MIS晶体管的栅极电极之上；位线，它连接于上述MIS晶体管之上。
17.一种能保持多值信息的半导体器件，其特征是具有控制电压供应部分；场效应晶体管，它具有包含储存电荷之功能的栅极电极；电容元件和电阻元件，它们在上述控制电压供应部分和上述栅极电极之间且是相互并列设置的。
18.根据权利要求第17项所述的半导体器件，其特征是向上述栅极电极的电荷注入，是由上述控制电压供应部分进行的。
19.根据权利要求第17项或者第18项所述的半导体器件，其特征是起到能根据储存在上述栅极电极的电荷量连续地保持多值信息的模拟存储器的作用。
20.根据权利要求第17项～第19项中任何一项所述的半导体器件，其特征是上述电阻元件是由电介质材料制成的。
21.根据权利要求第17项～第20项中任何一项所述的半导体器件，其特征是上述控制电压供应部分成为上部电极；上述场效应晶体管的栅极电极连接于中间电极之上；上述电容元件是一个由上述上部电极、上述中间电极以及夹在上述上部电极和中间电极之间的电介质层所构成的电介质电容器；上述电介质层的电阻成分作为1个上述电阻元件起作用。
22.根据权利要求第20项或者第2 1项所述的半导体器件，其特征是上述电阻元件的电阻值，是随着施加在上述电阻元件上的电场强度的变化而变化的。
23.根据权利要求第20项～第22项中任何一项所述的半导体器件，其特征是上述电阻元件的电阻值，在施加于上述电阻元件上的电场强度为所定值以下时，基本为一定值，而当电场强度超过上述所定值时电阻值则变低。
24.根据权利要求第20项～第23项中任何一项所述的半导体器件，其特征是流过上述电阻元件的通过电流，在施加于上述电阻元件两端的电压绝对值在所定值以下时，大致正比于施加电压而增加，而当施加电压的绝对值为超过上述所定值时，则呈现指数函数的增加特性。
25.根据权利要求第24项所述的半导体器件，其特征是在流过上述电阻元件的通过电流大致与电压成正比例增加的电压范围内，流过上述电阻元件的单位面积的通过电流值在100(mA/cm2)以下。
26.根据权利要求第20项～第25项中任何一项所述的半导体器件，其特征是上述电容元件具有强电介质层；上述电阻元件中至少1个由强电介质材料所构成。
27.根据权利要求第21项～第26项中任何一项所述的半导体器件，其特征是还具有至少1个与上述电容元件分离设置的电阻元件。
28.根据权利要求第27项所述的半导体器件，其特征是与上述电容元件分离设置的电阻元件，是含有从钡(Ba)、锶(Sr)、钛(Ti)、锌(Zn)、铁(Fe)、铜(Cu)中所选择的元素的氧化物、或者是从碳化硅(SiC)、硅(Si)、硒(Se)中所选择的1个的可变电阻。
29.根据权利要求第27项所述的半导体器件，其特征是与上述电容元件分离设置的电阻元件，是相互并联连接、且相互反向配置的二极管。
30.根据权利要求第27项所述的半导体器件，其特征是还具有MIS晶体管；上述MIS晶体管的导通电阻，起与上述电容元件分离设置的电阻元素之作用。
31.根据权利要求第27项所述的半导体器件，其特征是与上述电容元件分离设置的电阻元件，电阻值是用随着结晶性而改变的电阻变化材料构成的电阻变化元件。
32.根据权利要求第17项～第31项中任何一项所述的半导体器件，其特征是作为类神经电脑的突触部分使用。
33.一种半导体器件的驱动方法，其特征是该半导体器件具有控制电压供应部分、具有栅极电极的场效应晶体管，它拥有储蓄电荷的作用、电容元件和电阻元件，它们是相互并联设置于上述控制电压供应部分和上述栅极电极之间的；包括步骤(a)，通过施加写入电压于上述电阻元件的两端，而经过上述电阻元件改变储蓄在上述栅极电极的电荷量，从而使上述场效应晶体管的阈值电压发生改变的步骤；步骤(b)，根据上述场效应晶体管的漏极电流的变化读取信息的步骤。
34.根据权利要求第33项所述的半导体器件的驱动方法，其特征是上述电容元件具有电介质层。
35.根据权利要求第34项所述的半导体器件的驱动方法，其特征是在上述步骤(a)中，若施加于上述电阻元件的两端的写入电压的绝对值在所定值以下，流过上述电阻元件的通过电流则大致正比于写入电压而增加；当写入电压的绝对值超过上述所定值时，通过电流则相对写入电压呈指数函数形式增加。
36.根据权利要求第35项所述的半导体器件的驱动方法，其特征是在上述步骤(a)中，当写入电压的绝对值在上述所定值以下时，根据施加写入电压的时间长短来控制储蓄在上述栅极电极中的电荷量。
37.根据权利要求第35项或者第36项所述的半导体器件的驱动方法，其特征是在上述步骤(a)中，当写入电压的绝对值在上述所定值以下时，流过上述电阻元件的单位面积的通过电流在100(mA/cm2)以下。
38.根据权利要求第35项所述的半导体器件的驱动方法，其特征是在上述步骤(a)中，在施加于上述电阻元件两端的写入电压的绝对值处在超过上述所定值的情况下，使写入电压的脉冲宽度互为相等，根据写入电压绝对值的大小来控制储蓄在栅极电极上的电荷量。
39.根据权利要求第38项所述的半导体器件的驱动方法，其特征是在上述步骤(a)中，在施加于上述电阻元件两端的写入电压绝对值超过上述所定值的情况下，对储蓄于上述栅极电极的电荷量进行粗调整，而在上述写入电压的绝对值低于上述所定值的情况下，对储蓄于栅极电极的电荷量进行微调整。
40.根据权利要求第33项～第39项中的任意一项所述的半导体器件的驱动方法，其特征是在上述步骤(a)中，施加于上述电阻元件两端的写入电压的范围，是绝对值互为相等的正负范围。
全文摘要
本发明的半导体器件及其驱动方法，是提供一种多值存储器或类神经电脑的类神经元件所能使用的能够保持多值信息的半导体器件及其驱动方法。此半导体器件具有控制电压供应部分(110)；及MOS晶体管，其具有栅极电极(109)、漏极区域(103a)和源极区域(103b)；及电介质电容器(104)和电阻元件(106)，它们是设置于栅极电极(109)和控制电压供应部分(110)之间，且相互并联。根据此构成，当施加电压并储存电荷于电介质电容器(104)的中间电极和栅极电极(109)，即能改变MOS晶体管的阈值。所以，就能将输入信号的经历予以存储而作成MOS晶体管的漏极电流的变化状态，并能保持多值信息。
文档编号H01L27/115GK1491441SQ02805017
公开日2004年4月21日 申请日期2002年6月21日 优先权日2001年6月22日
发明者上田路人, 大塚隆, 森田清之, 之 申请人:松下电器产业株式会社