专利名称：绝缘栅薄膜晶体管及其控制系统的制作方法
技术领域：
本发明涉及一种绝缘栅场效应晶体管和以此构成的集成电路，并且更特别地，涉及一种把半导体薄膜，例如SOI(Semiconductor On Insulator绝缘体基半导体)或者SON(Semiconductor On Nothing无基半导体)应用于沟道形成区的技术。在某些例子中半导体薄膜形成在绝缘衬底(SOI)上，在某些其它例子中半导体薄膜通过衬底被悬或保持在两端处于空洞状态(SON)，并且在另一些例子中半导体薄膜具有以一末端连接到衬底的凸出部分。
如果晶体管是形成在半导体衬底上的体MOS晶体管，通过连接一阱到栅电极并且如果晶体管是部分耗尽SOI MOS晶体管，通过连接一体到栅电极时，动态阈值电压控制方法是可以实现的，以便栅电极作为信号输入端(参考文献1F.Assadeargi等人的“用于超低电压工作的动态阈值电压MOSFET(DTMOS)”AIEEE电子器件通讯(AIEEE Electron Device Letters)，15卷，12期，第510-512页，1994年12月)。
术语部分耗尽的SOI，简略为PD SOI，是指其中耗尽层仅部分地伸展在其半导体薄膜的深度方向以给其一中性区的SOI。“体(body)”是用于其中形成沟道的上述半导体薄膜的简称。
另一方面，其中厚度和杂质浓度的结合以便耗尽层覆盖半导体薄膜的整个深度的SOI被称为FD(完全耗尽的)SOI。在FDSOI中，在一定的栅极电压范围内，在栅极下面的体对于整个深度被耗尽以便提供不中性的区域。因此，不像体MOS和PDSOIMOS，连接体到栅极并且输入ON信号到其上不能更有助于FDSOI控制晶体管阈值电压地绝对值。这是因为当体被耗尽时，在源区和形成沟道的体的部分之间的正向偏置是难以实现的。
关于通过栅绝缘膜在两导电栅极之间夹着一半导体构成的绝缘栅晶体管的一项专利在U.K.(英国)于1935年被授予给O.Heil。然而，它没有提及或甚至暗示具有这种结构的晶体管作为微沟道晶体管是有利的。
相反，第一次在记载中，发明人推荐其中完全耗尽的(FD)半导体薄膜夹在第一导电栅极和具有栅绝缘膜的第三导电栅极之间的晶体管结构，在记录中第一次作为克服单个栅极MOS晶体管小型化的限制的方法在最近几年应用到实践中。发明人给具有这种结构的晶体管命名为XMOS晶体管(参考文献2Sekigawa、YHayashi、K.Ishii、S.Fujita的“用于3D-IC”的MOS晶体管，关于固态器件和材料的第17次会议，东京，1985年，最终纲要和最近的新闻摘要A17thConference on Solid State Devices and Materials，C-3-9 LN，第14-16页。参考文献3Hayashi的“在未来0.025μm的时期有效的器件设计的指南A Guideto Device Design Effective in the Coming Age of 0.025μm”，Nikkei Microdevice1988年7月，第121-125页。)。近来，许多人发表了以双栅MOS晶体管命名的微型化研究的成果。
具有这种结构的晶体管利用第三导电栅极的电位可以改变从第一栅极观测到的栅极阈值电压是公知的。然而，当第三导电栅极的电位被固定时，亚阈的倾斜增加并且ON-OFF转变电压变大给这些晶体管带来不良的开关效率的缺陷。此外，通过第三导电栅极电位单独地控制阈值电压的方法具有阈值电压可变范围受到很大限制的缺陷。这种方法的另一个问题是，当应用到其中第三导电栅极设置在半导体薄膜的背面的SOI结构和类似的结构时，该方法需要用于从每个晶体管的第三导电栅极中引出电连接布线的额外的面积和工艺步骤。
发明内容
考虑到上述的问题而产生本发明，并且因此本发明的一个目的是提供一种技术，用于通过电子控制从当FDSOI晶体管处在不工作状态时的栅极阈值电压变化到当其处在工作状态时栅极阈值电压，以及一种体现该技术的晶体管。本发明的另一个目的是提供一种技术，用于如以双栅MOS晶体管为代表的，其中耗尽的半导体薄膜通过栅绝缘膜夹在第一导电栅极和第三导电栅极之间的绝缘栅晶体管，它可以电子控制栅极阈值电压而不改变第三导电栅极的电位，以及提供这样的晶体管。
从而，根据本发明，如在图1的截面图的例子中所示，绝缘栅晶体管由以下构成具有第一主表面101和面对第一主表面的第二主表面102的半导体薄膜100；形成在半导体薄膜的第一主表面上的第一栅绝缘膜210；形成在第一栅绝缘膜上的第一导电栅极310；通过第一导电栅极彼此面对的第一半导体区110和第二半导体区120，它们同第一导电栅极绝缘、和半导体薄膜110接触并且具有第一导电类型；具有相反导电类型并且与半导体薄膜接触的第三半导体区(未示出)。进一步，在半导体薄膜100中，其中第一导电栅极电位引起在第一主表面101和第二主表面102之间，第一导电栅下的第一和第二半导体区之间的载流子耗尽，存在一种被采用的方法，其中相反导电类型的载流子2从相反导电类型的第三半导体区被注入到薄膜中之后，接下来第一电位被施加到导电栅极用于引起夹在第一半导体区和第二半导体区之间的半导体薄膜的表面上的第一导电类型的沟道。
未在图1中示出的第三半导体区，例如，设定的位置以便具有与在图面垂直的方向上延伸的半导体薄膜100的延伸部分的接触。在图1中半导体薄膜100被具有形成在其表面上的绝缘层20的衬底10支持。在大多数情况下，衬底10由硅形成并且绝缘层20是氧化硅膜。具有在其表面上的绝缘层的支持衬底被称为绝缘衬底。完全由绝缘材料形成的绝缘衬底，例如石英衬底，也可以作为支持衬底。可供选择的结构(将迟后在实施例中描述)在于半导体薄膜的一个末端，或者是第一半导体区、第二半导体区或第三半导体区的末端，被衬底支持。
根据本发明的第二种方法，另一方面，从第一导电栅极观测到的栅极阈值电压通过在固定周期内控制在半导体薄膜中积累的相反导电类型的载流子的总量被控制，载流子的总量是通过从相反导电类型的第三半导体区向夹在第一半导体区和第二半导体区之间的部分半导体薄膜供给相反导电类型的载流子而获得，或者通过将那些载流子吸收到第三半导体区中而获得。这种方法适合于通过栅绝缘膜在第一导电栅极和第三导电栅极之间夹住耗尽的半导体薄膜而构成的绝缘栅晶体管。
将在向其中注入相反导电类型的载流子的半导体薄膜中引起第一导电类型的沟道所需的栅极电压减少相应于相反导电类型的注入的载流子或电荷的数目的水平。这意味着栅极阈值电压等效地朝下降边改变。如果栅极阈值电压在增强类型的范围内变化，这意味着栅极阈值电压的绝对值下降。
在本发明中，比半导体薄膜的杂质浓度高的相反导电类型的第三半导体区被提供在半导体薄膜中以便向半导体薄膜中注入相反导电类型的载流子或从半导体薄膜中引出相反导电类型的载流子。当第三半导体区和第一或第二半导体区被正向偏置时，相反导电类型的载流子被注入到半导体薄膜中。在注入之后，相反导电类型的载流子积累在半导体薄膜中，除非不断地供给，否则积累的载流子的总量减少并且当载流子的寿命终止时最终没有剩余。
另一方面，依靠半导体薄膜的表面电位，通过加热或通过高场效应区中的雪崩倍增而产生的相反导电类型的载流子可以积累在半导体薄膜中并且改变从第一导电栅极观测到的栅极阈值电压。如果无意识积累的相反导电类型的这些载流子被从半导体薄膜中吸引到第三半导体区，栅极阈值电压可被控制并且被设定到预期的水平。为了吸引载流子到第三半导体区，在第三半导体区和第一或第二半导体区之间基本上零偏置或相反偏置。
此外，本发明的方法和绝缘栅晶体管可以通过第三半导体区的电位控制栅极阈值电压。当应用到通过栅绝缘膜在第一导电栅极和第三导电栅极之间夹住耗尽的半导体薄膜构成的绝缘栅晶体管时，该方法通过利用相对于第三导电栅极的电位的第三半导体区的电位控制半导体薄膜中积累的相反导电类型的载流子的总量，可以稳固地控制从第一导电栅极观测到的栅极阈值电压。
在附图中图1示出了本发明绝缘栅薄膜晶体管的栅极阈值电压控制方法的原理的截面图；图2A和2B分别是根据本发明一个实施例的形成在SOI衬底上的绝缘栅薄膜晶体管的平面图和及其的截面图；图3是本发明一个实施例的平面图，其中第三半导体区夹在多个第二半导体区之间并且第二导电栅极从第一导电栅极连续；图4是其中第三半导体区接触夹在第一和第二半导体区之间的部分半导体薄膜、第二导电栅极从第一导电栅极延伸以及第二栅绝缘膜是和第一栅绝缘膜同样的膜的本发明一个实施例的平面图；图5A和5B分别是当本发明应用到具有第一主表面侧上的第一导电栅极和第二主表面侧上的第三导电栅极的绝缘栅晶体管时的平面图和截面图；图6是本发明应用到COMS反相器的一个实施例的等效电路图；图7A和7B分别是图6的反相器的平面图和在图7A的平面图中沿着线X-X’截取的截面图；以及图8A到8G示出了在图7A和7B中示出的实施例的制造工艺的流程图。
具体实施例方式
实施模式作为有效地实现本发明的模式，第三半导体区的末端设置在相反导电类型的载流子可从夹在第一半导体区和第二半导体区之间的一部分半导体薄膜中扩散的距离内，以便从第三半导体区到形成沟道的部分半导体薄膜的传送相反导电类型的载流子，或以便从这部分向第三半导体区吸引载流子。
另一种用于有效地实现本发明的晶体管的模式是如图2A和2B所示的绝缘栅晶体管。在该晶体管中，半导体薄膜从夹在第一半导体区110和第二半导体区120之间的半导体薄膜部分103延伸到第三半导体区130。半导体薄膜的延伸部分用104作标记。第二栅绝缘膜220形成在延伸部分104上，以及第二导电栅极320形成在第二栅绝缘膜220上。
图2A是本发明上述实施例的平面图，同时，图2B是沿平面图的线X-X’截取的截面图。在图2A和2B中，参考标记10指示支持衬底，以及20指示用于使半导体薄膜同支持衬底绝缘的绝缘膜。113、123和133分别地表示连接到第一、第二和第三半导体区的布线接触。第一栅绝缘膜用210作标记，设置在布线下面的所谓的场绝缘膜用400作标记以及设置在第一导电栅极上的绝缘膜用410作标记。421表示用于使第一导电栅极和第二导电栅极绝缘的层间栅绝缘膜，以及413表示形成在第三半导体区和其它部分上的绝缘膜。313和323分别地指示连接到第一和第二导电栅极的布线接触。
下面描述当第一导电类型是n型以及相反的导电类型是p型时晶体管的运行。尽管标记变化的方向是相反的，但在下面的描述中给出的原理和效果也将应用到第一导电类型是p型的例子中。用于从接近零的低电位到第一正电位的转变的ON电压施加于第一导电栅极。但是首先，通过将第三p型半导体区设定为第二正电位和将第二导电栅极设定为接近零的低电位或负电位，在第二导电栅极下面的半导体薄膜中感应p沟道，以便相反导电类型的载流子，也就是空穴，通过p沟道注入到在第一导电栅极下面的半导体薄膜中。
此时，这样设置第二正电位以致在第二正电位和第二导电栅极的电位之间的电位差比相对于相反导电类型(在该例中的p沟道)的载流子的第二导电栅极的阈值电压Vthr的绝对值大。如果第一导电类型的电位是接近零的低电位，空穴也注入并且分散在第一导电栅极下面的第一和第二半导体区之间的半导体薄膜中。空穴在连接成为n沟道漏区和n沟道源区的第一和第二半导体区的方向的垂直方向扩散。用于缩短在具有宽沟道的n沟道的晶体管中注入空穴的时间的一种方法的例子是把第二半导体区分成两部分并且在这两部分之间设置第三半导体区，如图3所示。在图中的横向方向可重复这种排布以便具有多个第三半导体区。
在图3所示的实例中，第一导电栅极和第二导电栅极是连续的。图2A和2B所示的结构也能使用连续的第一导电栅极和第二导电栅极，可以帮助减少输入端子的数目和晶体管所占用的面积。然而，当第一导电栅极和第二导电栅极是连续的时候，第三半导体区的电位范围和用于注入相反导电类型载流子的连续栅极的电位范围比当使用独立的栅极时要窄。可以通过将一层绝缘膜兼作为第一栅绝缘膜和第二栅绝缘膜来缩短制造工艺。
在图2A中的第三半导体区接触半导体薄膜的延伸部分。如图4所示当第三半导体区接触夹在第一和第二半导体区之间的半导体薄膜的部分时，本发明的方法也能实行。然而，因为第三半导体区接触到第一和第二半导体区的可能性很大，这种排布具有结电容增加的缺陷。
相反导电类型的载流子通过它从第三半导体区移动的沟道处于在半导体薄膜的延伸部分104中。如果该沟道的部分掺杂具有第一导电类型的杂质(在该例中半导体薄膜已经掺杂了相反导电类型的杂质)或者在该沟道中形成高浓度杂质部分，可以获得防止相反导电类型的载流子流回到第三半导体区中的阻挡层。这样，从第二导电栅极看到的相反导电类型载流子沟道的栅极阈值电压转换到增加的一侧。
另一种用于有效地实现本发明的优选的晶体管的模式是如图5A和5B所示的绝缘栅晶体管。该晶体管的特征在于至少包括具有第一主表面101和面对第一主表面的第二主表面102的半导体薄膜(分为部分103和104)；
形成在半导体薄膜的第一主表面上的第一栅绝缘膜210；形成在第一栅绝缘膜上的第一导电栅极310；穿过第一导电栅极互相面对、与第一导电栅极绝缘、接触半导体薄膜并且具有第一导电类型的第一半导体区110和第二半导体区120；具有相反导电类型并且和半导体薄膜接触的第三半导体区130；形成在夹在第一半导体区和第二半导体区之间的半导体薄膜部分103的第二主表面上的第三栅极绝缘膜230；以及接触第三栅极绝缘膜230的第三导电栅极330。
图5A是上述实施例的平面图，同时，图5B是沿平面图的线X-X’截取的截面图。在图5A和5B中，参考标记10指示支持衬底以及20指示在支持衬底10的表面上的绝缘膜。113和123分别地表示连接到第一和第二半导体区的布线接触。133表示连接到第三半导体区的布线接触。设置在布线下面的所谓的场绝缘膜用400作标记、设置在第一导电栅极上的绝缘膜用431作标记、413表示形成在第三半导体区和其它部分上的绝缘膜以及设置在第三栅极导电膜上的绝缘膜用433作标记。313指示连接到第一导电栅极的布线接触。如果必要，还提供用333表示连接到第三导电栅极的布线接触。图5A和5B中所示的在特殊例子中的第三导电栅极330的长度足以达到第三半导体区，并且不是直接达到而是通过第三栅绝缘膜230达到的。然而，该长度也不是必须延伸到第三导电栅极。
为了更有效地实行本发明的上述实施例，第三半导体区的末端设置在相反导电类型的载流子可从半导体薄膜的一部分中扩散的距离内，该部分半导体薄膜是夹在第一半导体区和第二半导体区之间，以便可靠地运送相反导电类型的载流子到在第一和第二半导体区之间的半导体薄膜的一部分中并且形成沟道。
在第三栅绝缘膜上的第三导电栅极可以延伸直到到达第三半导体区下面的区域。通过第三栅极下面引起的沟道或者耗尽层，相反导电类型的载流子从第三半导体区输送到夹在第一和第二半导体区之间的半导体薄膜的部分中，或者从半导体薄膜的这部分中迁移到第三半导体区。
下面描述当第一导电类型是n型以及相反的导电类型是p型时晶体管的运行。下面的描述中给出的原理和效果也将应用到第一导电类型是p型的例子中，尽管符号变化的方向是相反的。当第二半导体区的电位是0V和第三半导体区的电位是0V时，第一导电栅极的阈值电压是Vth10以及相对于相反导电类型的载流子的第三导电栅极的阈值电压是Vthr30(当偏置条件是这样时以致第一和第三导电栅极都达到精确的阈值电压)。
例如，当第三导电栅极偏置以便阈值电压设定到(Vthr30-1)V以及第三半导体区偏置以设定它的电压V3到-1V时，第一导电栅极的栅极阈值电压Vth1增加到Vth1-1。此后，第三半导体区的电压V3改变到0V或改变到不引起大的电流流动的到第二半导体区的正向电压范围内。在这种情况下，第一导电栅极的栅极阈值电压Vth1从Vth1_-1变化量由ΔVth1表示，并且ΔVth1表示为ΔV3*(k3*t1/(k1*t3+αd))。
在上面的表达式中，t1和k1分别是第一栅绝缘膜的厚度和介电常数，t3和k3分别是第三栅绝缘膜的厚度和介电常数，d表示半导体薄膜的厚度并且小于1，ΔV3表示V3的变化量，*表示乘号，以及/是除号。这表示第一导电栅极的栅极阈值电压可以通过第三半导体区的电位改变而不改变第三导电栅极的电压。
在常规的晶体管中，当第三导电栅极在使第三导电栅极的电压超过Vthr30以及感应更多的相反导电类型的载流子进入半导体薄膜的方向(如果相反导电类型是p型时的负向方向)偏置时，从第一导电栅极看到的栅极阈值电压几乎不变。相反，本发明通过相反导电类型的第三半导体区的电位能扩宽栅极阈值电压的变化的范围。
当本发明的第三导电栅极在使第三导电栅极的电压接近Vthr30或超过Vthr30以及感应更多的相反导电类型的载流子进入半导体薄膜的方向偏置时，通过用第三半导体区连接第一导电栅极和输入信号到栅极也可能控制Vth。
如果在上述的实施例中由相反导电类型的半导体形成第三导电栅极，因为混合电压在感应相反导电类型的载流子到半导体薄膜的第二主表面的方向，偏置第三导电栅极是不必要的。在晶体管不具有第三导电栅极的情况下，像现有技术那样，通过从第一导电类型的半导体中形成栅极、从相反导电类型的半导体中形成沟道以及利用杂质浓度很难设定栅极阈值电压到增强侧。这是因为，在完全耗尽的SOI和SON中，半导体薄膜的掺杂浓度较低并且厚度较薄。
在这种情况下，由相反导电类型的半导体形成第一导电栅极可以容易地得到增强型变化。而且，如果第二导电栅极具有相反导电类型，安全地实施本发明的方法将更容易，因为相反导电类型的载流子能容易地流进第二导电栅极下面的半导体薄膜中，而不用对第二导电栅极施加与电源电压的极性相反的电压。作为优选的导电栅极材料的半导体是硅或锗化硅。特别地，p型锗化硅给硅n沟道绝缘栅极晶体管带来了优选的阈值电压。
实施例图6是本发明一个实施例的CMOS反相器的等效电路图。n沟道MOS晶体管和p沟道MOS晶体管的漏极端子分别用113n和113p作标记。n沟道MOS晶体管和p沟道MOS晶体管的源极端子分别用123n和123p作标记。133n和133p是晶体管的控制端子。313n和313p是晶体管的第一栅极端子。323n和323p是晶体管的第二栅极端子。控制端子133n和133p分别地连接到n沟道MOS晶体管和p沟道MOS晶体管的第三半导体区。在图6中，IN表示输入端子以及OUT表示输出端子。Ctrl_n和Ctrl_p分别是n沟道和p沟道晶体管的Vth控制端子。电源电压端子用Vdd作标记，同时Vss表示用于低电源电压的端子，在数字电路中，低电源电压通常具有地电位。
图7A和7B示出了由图6的电路建立半导体集成电路的例子。图7A是该集成电路的平面图。图7B是沿着图7A中线X-X’的截面图。
参考标记10指示支持衬底，在该例中，支持衬底是n型硅<100>面的高电阻晶片。具有100nm厚度的硅氧化膜用20作标记。103n和103p分别表示n沟道MOS晶体管和p沟道MOS晶体管的半导体薄膜的部分。半导体薄膜部分103n和103p在厚度上各自大约是30nm并且形成沟道。104n和104p分别表示n沟道和p沟道MOS晶体管的半导体薄膜的延伸部分，并且延伸部分104n和104p用作相反导电类型的载流子的沟道。110n和110p表示晶体管的漏区(第一半导体区)。120n和120p是晶体管的源区(第二半导体区)。130n和130p是晶体管的第三半导体区并且具有相反的导电类型。210n和210p是晶体管的第一栅极氮氧化物膜并且各自具有2.7nm的厚度。220n和220p是晶体管的第二栅极氮氧化物膜。310n和320n是n沟道晶体管的连续的第一和第二导电栅极。310p和320p是p沟道晶体管的连续的第一和第二导电栅极。第一导电栅极在长度上各自是100nm，在该实施例中，由硅薄膜或锗化硅薄膜的叠层形成。第一、第二和第三半导体区包括通过外延生长形成在半导体薄膜上的半导体膜。
下面参考图8A到8G和图7B描述该实施例的制造步骤。
(a)高电阻的硅晶片用作支持衬底10以及具有大约100nm厚度的硅氧化膜20和具有大约4×1017atoms/cc(原子/立方厘米)且其层厚约为35nm的n型杂质浓度的硅薄膜100形成在衬底上用以制备SOI衬底。
(b)在上面得到的SOI上，通过热氧化生长直到其达到大约7nm厚度的氧化膜41以及通过CVD在氧化膜41上形成大约50nm厚度的氮化硅膜42。然后，通过公知的光刻技术形成光刻胶图形51用以留下在晶体管区的硅薄膜的部分。
(c)利用光刻胶图形51作掩模，在提供相对于硅氧化膜的选择比率的蚀刻条件下刻蚀氮化硅膜。然后去除光刻胶图形并且清洗衬底表面。通过去除氮化硅膜而被暴露的硅氧化膜的暴露表面在高温氧化下被氧化直到氧化硅膜401生长到大约60nm的厚度。通过该步骤，硅薄膜100分割成各个制作晶体管的部分。可选择的，公知的STI(shallow trench isolation浅沟槽隔离)技术可用来分割硅薄膜。
用热磷酸基蚀刻剂去除氮化硅膜42以及用缓冲氢氟酸基蚀刻剂去除氧化硅膜41用以暴露硅薄膜100的表面。通过热氧化在硅薄膜100的表面形成2.7nm厚度的氧化硅膜200。此后，通过从氮气、氢气或氙气的等离子体向衬底表面引入氮原子团并且设定衬底温度为400℃，在5-7％的氮化比率下使用ECR(Electron Cyclotron Resonance电子回旋共振)、ICP(Inductively Coupled Plasma感应耦合等离子体)、或者其它高密度等离子体设备作表面氮化。然后衬底在高纯度氮气气氛下转移并且在氮气中800℃的温度进行热处理用于退火表面缺陷。氮化的氧化硅膜用作第一和第二栅氧化膜。
(d)接下来，通过淀积形成导电栅极薄膜300。首先淀积大约10nm的纯硅形成纯硅薄膜301。然后，通过淀积形成厚度为200nm的含有大约60％的锗并且掺杂硼的锗化硅薄膜302。然后淀积大约50nm厚度的硼掺杂硅形成硼掺杂硅薄膜303。利用的材料气体是甲硅烷(SiH4)、锗烷(GeH4)和乙硼烷(B2H6)。在其上形成大约100nm厚度的氮化硅膜43。
通过淀积形成最初的纯硅薄膜是为了接下来形成的锗化硅薄膜的组分均匀化并且使微膜厚度的分布平坦。在下面的制造步骤中通过温度和时间在膜中扩散锗和硼。因此栅极导电膜的电特性可以认作是硼掺杂锗化硅的电特性。
使用如ArF印刷术和电子束印刷术的公知技术用于具有大约100nm的栅长度的导电栅极的光刻胶图形形成在上述的氮化硅膜/导电栅极薄膜上。在通过RIE技术以光刻胶图形用作掩模顺次蚀刻氮化硅膜、硅膜、锗化硅膜和硅膜。
通过光刻版形状的光刻胶膜和氮化硅膜/导电栅极薄膜被用作选择掩模，以便通过在低加速电压(对于硼大约是4KeV、对于砷大约是15KeV)下的离子注入选择地形成n型漏区(114n)的扩展区、源区(124n)的扩展区、n型第三区(134p)的扩展区、p型漏区(114p)的扩展区、源区(124p)的扩展区和p型第三区(134n)的扩展区。在离子注入中，设定剂量(大约3×1013)以便得到大约1019atoms/cc(原子/立方厘米)的杂质浓度。
(e)利用公知的栅极侧壁绝缘膜工艺，各具有大约40nm厚度的绝缘膜侧壁403形成在第一和第二栅极的侧面。对源区和漏区部分表面上的氧化膜进行湿刻蚀用于给硅薄膜表面形成氢终止面。此后，具有大约70nm厚度的晶态硅层105通过选择外延技术选择地生长在用作漏区(110n和110p)、源区(120n和120p)和第三半导体区(130p和130n)的半导体薄膜100的部分上。
(f)通过光刻版形状的光刻胶膜和绝缘膜侧壁403被用作砷和硼的离子注入的掩模，用于形成n沟道漏区(110n)和源区(120n)、p沟道第三半导体区(n型)(130p)、p沟道漏区(110p)和源区(120p)、以及n沟道第三半导体区(p型)(130n)。杂质离子不仅引入到由选择外延生长形成的结晶硅层而且引入到下层SOI半导体薄膜部分中。在注入中，设定砷的剂量以便获得大约1021atoms/cc(原子/立方厘米)的杂质浓度以及设定硼的剂量为一定的值以便得到大约1020atoms/cc(原子/立方厘米)的杂质浓度。
(g)用热磷酸等对导电栅极薄膜(300)上的氮化硅膜43进行湿腐蚀。然后清洗表面，利用蒸发淀积镍到大约20nm的厚度，接着进行烧结。在绝缘膜上的没有发生反应的镍用酸腐蚀掉留下镍化硅层。通过高温烧结，硅化物层110n和110p形成在漏区上。同时，硅化物层120n和120p形成在源区上、硅化物层130n和130p形成在第三半导体区以及硅化物层310n、320n、310p和320p形成在栅极上。
在表面上用CVD形成氧化硅膜作为布线层间绝缘膜440。按照需要在膜中开出接触孔以及用氮化钛、钨或类似的材料形成接触插塞500。然后利用蒸发形成铝薄膜。用光刻和RIE(反应离子蚀刻)形成布线图形以获得第一层布线600(此处，达到图7B的状态)。此后，按需要形成由铜线或类似的材料构成的层间绝缘膜和多层布线，最终，形成钝化层。
在像上述形成的CMOS电路中，当第三半导体区的电压是0V时，n沟道晶体管的栅极阈值电压大约是0.23V以及p沟道晶体管的栅极阈值电压大约是-0.2V。
在上述反相器电路的情况中，在时间到达10皮秒数量级之前，并且输入信号从0V改变到Vdd时，如果0.4V和Vdd之间的电压施加到n沟道晶体管的第三半导体区，甚至当Vdd大约是0.4V左右时，n沟道晶体管的Vth变化到大约0V，并且获得完全驱动力。
另一方面，当输入信号从Vdd改变到0V时，在达到完成输入信号的改变的10皮秒数量级之前，(Vdd-0.4)V和0V之间的电压施加到p沟道晶体管的第三半导体区。从而，p沟道晶体管的Vth大约在0V并且获得充分的驱动力。
相反导电类型的载流子通过沟道移至第三半导体区，该沟道在半导体薄膜的延伸部分104中。如果此沟道的一部分掺杂具有第一导电类型(在该例中，半导体薄膜已经掺杂相反导电类型的杂质)的杂质或一个高浓度杂质区形成在该沟道上，就可获得用于防止相反导电类型的载流子回流至第三半导体区的阻挡层。通过这种方法，从第二导电栅极观测到的相反导电类型载流子沟道的栅极阈值电压变换到增强的一侧。
在上述的实施例中，代替p型第三区的延伸区134n，具有不同杂质浓度(在该例中，是较高的杂质浓度)的部分可以通过在n沟道MOS晶体管的半导体薄膜延伸部分的空穴的沟道中具有设定在大约3×1012离子/cm2的剂量的砷注入形成。这样设定相对于空穴到大约-0.4V的栅极阈值电压，因此，与形成相对于空穴的半导体薄膜部分的第一沟道的栅极阈值电压相比，其朝增加的一侧变换。这样形成了阻挡空穴注入到形成半导体薄膜的第一沟道中的阻挡层，并且通过感应n沟道的第一导电栅极的电压，空穴不再退回到第三半导体区130p。
在上述的实施例中，n沟道MOS晶体管的导电栅极由p型硅形成并且形成n型MOS晶体管的半导体薄膜部分的第一沟道具有n型导电和4×1017离子/cm3的杂质浓度，同时，p沟道MOS晶体管的导电栅极由n型硅形成并且形成p型MOS晶体管的半导体薄膜部分的第一沟道具有p型导电和4×1017离子/cm3的杂质浓度。当第三半导体区的电位是0V时，这样设定用于n沟道晶体管的栅极阈值电压到0.48V并且用于p沟道晶体管的栅极阈值电压到-0.48V。在输入栅极信号以前，通过施加于n沟道晶体管的第三半导体区的电压等于或高于0.4V并且施加于p沟道晶体管的第三半导体区的电压等于或小于(Vdd-0.4)V时，栅极阈值电压的绝对值变为大约0.1V。从而，即使当电源电压大约是0.6V时，也可获得具有很小漏电流的高速度CMOSLSI。
另一方面，在图5A和5B中，如果第一导电栅极由n型硅形成并且第三导电栅极由p型硅形成，那么n沟道晶体管的Vth大约是0.25V并且p沟道晶体管的Vth大约是-0.25V。当第一导电栅极由p型硅形成并且第三导电栅极由n型硅形成时，那么n沟道晶体管的Vth也大约是0.25V并且p沟道晶体管的Vth也大约是-0.25V。以这种方式设计电路可以利用第三半导体区的电位稳定地控制半导体薄膜中相反导电类型载流子的浓度。
当第三半导体区对于源区的电位是0V时，Vth的绝对值差不多是0.25V，同时，如果电位是0.4V时，Vth的绝对值是0.05V。电子控制可能与用于施加控制信号到第三半导体区而设定的时间间隔无关。半导体薄膜的杂质浓度希望为零。半导体薄膜的预期厚度是栅极长度的1/3或更短，以便避免穿通。特别地，如果栅极的长度是20nm，半导体薄膜的厚度预期是7nm或更低。可类似地预期栅绝缘膜、第一栅绝缘和第三栅绝缘膜是其表面被氮化的2nm厚的氧化硅膜。在电源电压是0.4V处，由该实施例的晶体管构成的反相器、NAND或者NOR电路的待机电流很小而驱动电流很大。
在上述的实施例中，被施加到第三半导体区的控制信号可以通过上游两级的反相器、NOR或NAND的输出驱动。如果来自p沟道和n沟道晶体管的第三半导体区的布线相连接，那么反相器或类似器件的Vth可以由控制信号控制。
当由多个晶体管构成的电路组作为组被控制时，来自组中的n沟道晶体管的第三半导体区的布线互相连接并且来自组中的p沟道晶体管的第三半导体区的布线互相连接。一个控制信号提供给n沟道晶体管的连接布线上以及另一个控制信号提供给p沟道晶体管的连接布线上用于控制待机电源和电路的开关速度。
在本发明中，除硅单晶薄膜半导体薄膜还可以是锗化硅单晶薄膜或者是应变硅/锗化硅叠层。除氧化硅膜外栅极绝缘膜还可以是氮氧化硅膜、氮化硅膜、氧化铝膜、氧化铪膜、氧化硅-铪混合膜、氧化锆膜、或氧化硅-锆混合膜。除多晶硅膜或锗化硅膜外导电栅极还可以是钨膜、氮化钛膜、或钛/氮化钛叠层。第一、第二和第三半导体区不仅可以形成在半导体薄膜中也可以形成在半导体薄膜的顶部，并且金属硅化物或金属薄膜可以附加在其上用以形成一叠层。由此对于所属领域的技术人员可以很容易地在可修改的范围内实现本发明。
在本说明书中第一、第二和第三半导体区被描述为与半导体薄膜“接触”。这种接触状态可以由引入杂质原子到半导体薄膜并在膜中形成第一、第二和第三半导体区而获得，或通过淀积在半导体薄膜上形成第一第二和第三半导体区而获得。
本发明可以同时应用到PDSOI和FDSOI，并且当应用到PDSOI时，本发明能提供现有技术很难得到的效果。
本发明不仅可以电子学方法控制PDSOI和体绝缘栅晶体管的Vth还可以电子学方法控制FDSOI和FDSON绝缘栅晶体管的Vth。
此外，本发明能扩大双栅绝缘栅晶体管的栅极阈值电压的电子控制的范围，可以在常规MOS晶体管的小型化的限制以外进一步微型化。如果双栅绝缘栅晶体管的第三导电栅极位于下部分中，那么栅极阈值电压可以仅通过改变第三半导体区的电位得到控制，而不用建立从第三导电栅极到每一个晶体管的连接。
由于在FDSOI中比在PDSOI中以更低的半导体薄膜的杂质浓度引入沟道，本发明可以电子学方法控制具有较大沟道迁移率的晶体管的Vth。
根据本发明，仅当注入相反导电类型的载流子时，电流从第三半导体区流通，并且在稳定状态下必要的电流水平大约是载流子复合电流。具有由相反导电类型形成的本发明的导电栅极，待机栅极阈值电压可以设定远离在增强侧。这样可以使绝缘栅晶体管，甚至是完全耗尽SOI晶体管同时具有较大的ON电流和小的OFF电流成为可能。
权利要求
1.一种控制绝缘栅晶体管的方法，该绝缘栅晶体管包括具有第一主表面和面对第一主表面的第二主表面的半导体薄膜；形成在半导体薄膜的第一主表面上的第一栅绝缘膜；形成在第一栅绝缘膜上的第一导电栅极；穿过第一导电栅极互相面对、同第一导电栅极绝缘、接触半导体薄膜并且具有第一导电类型的第一半导体区和第二半导体区；具有相反导电类型并且与半导体薄膜接触的第三半导体区，该半导体薄膜具有这样的厚度和杂质浓度关系，以便第一导电栅极电位引起在第一导电栅极下的第一和第二半导体区之间在第一主表面和第二主表面之间的载流子的耗尽，该方法包括从相反导电类型的第三半导体区向薄膜中注入相反导电类型的载流子；并且接着第一电位被施加到导电栅极，用于在夹在第一半导体区和第二半导体区之间的半导体薄膜的表面上引起第一导电类型的沟道。
2.一种控制绝缘栅晶体管的方法，该绝缘栅晶体管包括具有第一主表面和面对第一主表面的第二主表面的半导体薄膜；形成在半导体薄膜的第一主表面上的第一栅绝缘膜；形成在第一栅绝缘膜上的第一导电栅极；穿过第一导电栅极互相面对、同第一导电栅极绝缘、接触半导体薄膜并且具有第一导电类型的第一半导体区和第二半导体区；具有相反导电类型并且与半导体薄膜接触的第三半导体区，该半导体薄膜具有这样的厚度和杂质浓度关系，以便第一导电栅极电位引起在第一导电栅极下的第一和第二半导体区之间在第一主表面和第二主表面之间的载流子的耗尽，该方法包括从相反导电类型的半导体薄膜中吸收相反导电类型的载流子到第三半导体区，用于控制栅极阈值电压到预期的水平。
3.一种应用权利要求1或2的方法的绝缘栅晶体管，其中，第三半导体区的末端设置在其中相反导电类型的载流子从半导体薄膜的一部分中扩散的距离内，该半导体薄膜的一部分夹在第一半导体区和第二半导体区之间。
4.一种应用权利要求1或2的方法的绝缘栅晶体管，其中，半导体薄膜从半导体薄膜的一部分延伸到相反导电类型的第三半导体区，该半导体薄膜的一部分夹在第一半导体区和第二半导体区之间，以及其中，第二栅绝缘膜形成在半导体薄膜的延伸部分上并且第二导电栅极设置在第二栅绝缘膜上。
5.根据权利要求4的绝缘栅晶体管，其中，第一导电栅极和第二导电栅极是连续的。
6.根据权利要求4的绝缘栅晶体管，其中，第三半导体区与该半导体薄膜的一部分接触，该半导体薄膜的一部分夹在第一半导体区和第二半导体区之间，以及其中，第二栅绝缘膜和第二导电栅极是同第一栅绝缘膜和第一导电栅极一样的膜。
7.根据权利要求4的绝缘栅晶体管，其中，具有多个面对第一半导体区的第二半导体区，以及其中，第三半导体区设置在多个第二半导体区之间。
8.一种应用权利要求1或2的方法的绝缘栅晶体管，其中，绝缘栅晶体管包括形成在半导体薄膜的一部分的第二主表面上的第三栅绝缘膜，该半导体薄膜的一部分夹在第一半导体区和第二半导体区之间，以及其中，第三导电栅极与第三栅绝缘膜接触。
9.一种绝缘栅晶体管，至少包括具有第一主表面和面对第一主表面的第二主表面的半导体薄膜；形成在半导体薄膜的第一主表面上的第一栅绝缘膜；形成在第一栅绝缘膜上的第一导电栅极；穿过第一导电栅极互相面对、同第一导电栅极绝缘、接触半导体薄膜并且具有第一导电类型的第一半导体区和第二半导体区；具有相反导电类型并且与半导体薄膜接触的第三半导体区；形成在半导体薄膜的一部分的第二主表面上的第三栅绝缘膜，该半导体薄膜的一部分夹在第一半导体区和第二半导体区之间；以及与第三栅绝缘膜接触的第三导电栅极，其中，第三半导体区的末端设置在其中相反导电类型的载流子从半导体薄膜的一部分中扩散的距离内，该半导体薄膜的一部分夹在第一半导体区和第二半导体区之间，以及其中，从第一导电栅极观测到的栅阈值电压通过第三半导体区的电位控制。
10.一种绝缘栅晶体管，至少包括具有第一主表面和面对第一主表面的第二主表面的半导体薄膜；形成在半导体薄膜的第一主表面上的第一栅绝缘膜；形成在第一栅绝缘膜上的第一导电栅极；穿过第一导电栅极互相面对、同第一导电栅极绝缘、接触半导体薄膜并且具有第一导电类型的第一半导体区和第二半导体区；具有相反导电类型并且与半导体薄膜接触的第三半导体区；形成在半导体薄膜的一部分的第二主表面上的第三栅绝缘膜，该半导体薄膜的一部分夹在第一半导体区和第二半导体区之间；以及与第三栅绝缘膜接触的第三导电栅极，其中，第三导电栅极延伸直到其部分地与第三半导体区重叠，第三栅绝缘膜夹在其间，以便从第一导电栅极观测到的栅阈值电压通过第三半导体区的电位控制。
11.根据权利要求3、4、5、6、7、8、9或10的绝缘栅晶体管，其中，半导体薄膜形成在绝缘衬底上。
12.根据权利要求8、9或10的绝缘栅晶体管，其中，支持半导体薄膜的衬底的表面部分作为第三导电栅极。
13.根据权利要求3、4、5、6、7、8、9或10的绝缘栅晶体管，其中，至少半导体薄膜的末端被衬底支持。
14.根据权利要求3、4、5、6、7、8、9、10、11、12或13的绝缘栅晶体管，其中，第一导电栅极由相反导电类型的硅形成。
15.根据权利要求3、4、5、6、7、8、9、10、11、12或13的绝缘栅晶体管，其中，第二导电栅极由相反导电类型的硅形成。
16.根据权利要求3、4、5、6、7、8、9、10、11、12或13的绝缘栅晶体管，其中，第三导电栅极由相反导电类型的硅形成。
17.根据权利要求14、15或16的绝缘栅晶体管，其中，导电栅极由相反导电类型的锗化硅形成。
18.根据权利要求3、4、5、6、7、8、9、10、11、12或13的绝缘栅晶体管，其中，第一和第二导电栅极由平均含有45-60％的锗的p型锗化硅形成，以及其中，夹在第一半导体区和第二半导体区之间的该半导体薄膜的一部分含有1.2×1012至1.6×1012离子/cm2浓度的n型杂质。
19.根据权利要求3、4、5、6、7、8、9、10、11、12或13的绝缘栅晶体管，其中，第一和第二导电栅极由平均含有45-60％的锗的p型锗化硅层和硅层的叠层形成，以及其中，夹在第一半导体区和第二半导体区之间的该半导体薄膜的一部分含有1.2×1012至1.6×1012离子/cm2浓度的n型杂质。
20.根据权利要求3、4、5、6、7、8、9、10、11、12或13的绝缘栅晶体管，其中，具有比夹在第一半导体区和第二半导体区之间的半导体薄膜的一部分高的杂质浓度的部分形成在通向相反导电类型的第三半导体区的半导体薄膜的延伸部分中。
21.根据权利要求3、4、5、6、7、8、9、10、11、12或13的绝缘栅晶体管，其中，半导体薄膜掺杂相反导电类型的杂质，以及其中掺杂第一导电类型杂质的一部分形成在通向相反导电类型的第三半导体区的半导体薄膜的延伸部分中。
全文摘要
在形成半导体薄膜的绝缘栅晶体管中栅极阈值电压可被电子学方法控制，例如，完全耗尽的SOI，耗尽第一和第二主表面之间的载流子。相反导电类型的第三半导体区设置在其与半导体薄膜接触的位置。在半导体薄膜中的载流子的量通过将相反导电类型的载流子从第三半导体区施加到半导体薄膜中被控制，或者通过从半导体薄膜向第三半导体区吸引相反导电类型的载流子被控制。
文档编号H01L29/786GK1452225SQ03136778
公开日2003年10月29日 申请日期2003年4月10日 优先权日2002年4月10日
发明者林丰, 长谷川尚, 吉田宜史, 小山内润 申请人:精工电子有限公司, 林丰